1. Capítulo 6: Principios de
diseño lógico secuencial.
Ing. S. Ríos
FIEC - ESPOL

2. Fundamentos de las máquinas secuenciales
Sistemas Digitales
Máquinas Máquinas
Combinatoriales Secuenciales
Lógica Arreglos Lógica Asincrónicas Sincrónicas
aleatoria lógicos Programable
Discreta SSI MSI LSI PLA ROM uP PLC Pulso Nivel Tradicional Contemporáneas
No requieren memoria Requieren Memoria
En este curso estudiaremos máquinas secuenciales sincrónicas tradicionales

3. Fundamentos de las máquinas secuenciales
Máquinas secuenciales
Pueden ser sincrónicas o asincrónicas. Veamos el diagrama de bloques con la
arquitectura básica.
Reloj
Entradas
Decodifi- Memoria Decodifi- Salidas
cador Maquina cador de
de proximos Variables secuenial salida
estados de sincronica
proximo
estado Variables
de estado
*Para que sea máquina sincronica debe tener reloj presente

4. Fundamentos de las máquinas secuenciales
Máquinas secuenciales
Propiedades secuenciales:
- El sistema debe tener capacidad de memorizar o elementos de memoria.
- El sistema debe tener por lo menos un camino de retroalimentación.
Propiedades combinatoriales:
- Las salidas son funciones de las entradas solamente.
- No existe camino de retroalimentación.
En la arquitectura anterior el reloj es una onda cuadrada a frecuencia fija. Los
decodificadores de Próximos Estado y las salida son combinatoriales mientras que
la memoria es una máquina secuencial sincrónica.

5. Fundamentos de las máquinas secuenciales
Variables de Estado Presente.
Variables de Proximo Estado. Memoria (Los valores que toman estas
(Los valores que toman estas (Banco de variables forman códigos para
variables forman códigos) Flip-Flop) los estados presentes)
El banco de Flip-Flop está formado por 2 o más FF.
# de variable de estado =# de variable próximo estado =# de FF para cada
variable de estado se usa un FF

6. Fundamentos de las máquinas secuenciales
La Celda Binaria o Registro Básico
La celda binaria es en si una máquina secuencial asincrónica. En este caso está
formada por puertas nand. También se la puede dibujar con puertas nor.
En este caso la única diferencia es que las salidas Q y Q tienen posiciones
invertidas.

7. Fundamentos de las máquinas secuenciales
Redibujamos la Celda
Expresiones lógicas para los
SET. L H 0 próximos estados.
L 0 Q.H
Qn+1 .H = SET + RESET . Qn
Qn+1 .L = RESET . Qn
RESET. L
H 0
H 0 Q.L Qn+1 = Próximo Estado
L 0 Qn = Estado Presente

8. Fundamentos de las máquinas secuenciales
Tabla Característica (de Verdad)
SET RESET Qn Qn+1.H = (SET + RESET . Qn) . H Qn+1.L = (RESET . Qn) . L
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 0 -> 1
1 0 1 1 1
1 1 0 1 0
1 1 1 1 0

9. Fundamentos de las máquinas secuenciales.
Debido al retardo de propagación luego de una vuelta se estabiliza.
Nunca pueden ser SET y RESET iguales a 1 a la vez.
Existen dos tablas que definen la operación de un máquina secuencial:
Tabla característica Restringida: Tabla de Excitación
SET RESET Qn+1 Qn Qn+1 SET RESET
0 0 Qn Hold 0 0 0 Φ
0 1 0 Reset 0 1 1 0
1 0 1 Set 1 0 0 1
1 1 Φ Condición 1 1 Φ 0
Prohibida

10. Las máquinas secuenciales asincrónicas son básicamente
circuitos de lógica combinatorial con retroalimentación directa y
son cicleados por transiciones de cada una de las entradas.
Usan los retardos de propagación del bloque decodificador de
próximos estados para memoria.
Las máquinas secuenciales sincrónicas usan integrados
llamados flip flop como memoria y son cicleados por una señal
especial de entrada que sincroniza todo el sistema llamada reloj
del sistema CLK.
CLK.H
t
t HIGH t LOW
T T = t HIGH + t LOW
Flanco de subida Flanco de bajada o
o positivo negativo T=1/f

11. FLIP - FLOP
El flip flop es una máquina secuencial sincrónica.
Existen varios tipos de flip flop: SR, JK, D, T.
A continuación presento el diagrama de bloques del FF.
Qn
SET.L
CLK.H Q.H
Decodificador Q
CELDA Salidas
SET/RESET
Entradas RESET.L BINARIA
: Q.L
Q

12. El Flip Flop SR
S.H S Q Q.H
R.H R
CLK.H Q Q.L
Tabla característica
S R Qn Qn+1
La tabla característica
0 0 0 0
Se mantiene nos indica como opera
0 0 1 1
el Flip Flop. A partir de
0 1 0 0
Reset esta podemos obtener
0 1 1 0
la restringida y la de
1 0 0 1
Set excitación
1 0 1 1
1 1 0 Φ Condición
Prohibida
1 1 1 Φ

13. Tabla característica Restringida: Tabla de Excitación
S R Qn+1 Qn Qn+1 S R
0 0 Qn 0 0 0 Φ
0 1 0 0 1 1 0
1 0 1 1 0 0 1
1 1 Φ 1 1 Φ 0

14. Tabla Completa de Diseño
CLK.H S R Qn Qn+1 SET RESET
0 0 0 0 0 0 Φ
0 0 0 1 1 Φ 0 SET y RESET se
0 0 1 0 0 0 Φ obtienen de la
0 0 1 1 1 Φ 0 tabla de excitación
0 1 0 0 0 0 Φ de la Celda Binaria
0 1 0 1 1 Φ 0 siempre, para
0 1 1 0 0 0 Φ cualquier diseño de
0 1 1 1 1 Φ 0 FF.
1 0 0 0 0 0 Φ
1 0 0 1 1 Φ 0
1 0 1 0 0 0 Φ
1 0 1 1 0 0 1
1 1 0 0 1 1 0
1 1 0 1 1 Φ 0
1 1 1 0 Φ Φ Φ
1 1 1 1 Φ Φ Φ

15. Mapas
CLK CLK
00 04 1 12 08 Φ 0 Φ 4 0 12 Φ 8
Φ1 Φ5 Φ 13 Φ9 0 1 0 5 0 13 0 9
Qn Qn
Φ3 Φ7 Φ 15 011 0 3 0 7 Φ 15 1 11
R R
02 06 Φ 14 010 Φ 2 Φ 6 Φ 14 Φ 10
S S
SET = CLK . S RESET = CLK . R

16. Implementación
S.H SET.L
Q Q.H
CELDA
CLK.H RESET.L BINARIA
Q Q.L
R.H

17. El Flip Flop JK
Q.H
J.H J Q
La diferencia entre el flip flop
K.H K
CLK.H Q Q.L SR y el JK es que cuando
J=K=1 en el flip flop JK se
Tabla característica obtiene como próximo estado el
J K Qn Qn+1
0 0 0 0
inverso del estado presente.
Se mantiene
0 0 1 1 Qn
0 1 0 0
Reset
0 1 1 0
1 0 0 1
Set
1 0 1 1
1 1 0 1 Se invierte
Qn
1 1 1 0

18. Tabla característica Restringida: Tabla de Excitación
J K Qn+1 Qn Qn+1 J K
0 0 Qn 0 0 0 Φ
0 1 0 0 1 1 Φ
1 0 1 1 0 Φ 1
1 1 Qn 1 1 Φ 0

19. Tabla Completa de Diseño
CLK J K Qn Qn+1 SET RESET
0 0 0 0 0 0 Φ
0 0 0 1 1 Φ 0
0 0 1 0 0 0 Φ
0 0 1 1 1 Φ 0
0 1 0 0 0 0 Φ
0 1 0 1 1 Φ 0
0 1 1 0 0 0 Φ
0 1 1 1 1 Φ 0
1 0 0 0 0 0 Φ
1 0 0 1 1 Φ 0
1 0 1 0 0 0 Φ
1 0 1 1 0 0 1
1 1 0 0 1 1 0
1 1 0 1 1 Φ 0
1 1 1 0 1 1 0
1 1 1 1 0 0 1

20. Mapas
CLK CLK
00 04 1 12 08 Φ 0 Φ 4 0 12 Φ 8
Φ1 Φ5 Φ 13 Φ9 0 1 0 5 0 13 0 9
Qn Qn
Φ3 Φ7 0 15 011 0 3 0 7 1 15 1 11
K K
02 06 1 14 010 Φ 2 Φ 6 0 14 Φ 10
J J
SET = CLK . J . Qn RESET = CLK . K . Qn

21. Implementación
Entre los códigos que se encuentran en el manual tenemos:
74109 2FF con flanco positivo
7473 2FF JK con flanco positivo
SET.L
J.H Q.H
Q
CELDA
CLK.H RESET.L BINARIA
K.H Q Q.L

22. El Flip Flop D
D.H D Q Q.H
Es conocido como retenedor de información.
CLK.H Q Q.L
Tabla característica Tabla de Excitación
D Qn Qn+1 Qn Qn+1 D
0 0 0 0 0 0
0 1 0 0 1 1
1 0 1 1 0 0
1 1 1 1 1 1

23. Tabla Completa de Diseño
CLK D Qn Qn+1 SET RESET
0 0 0 0 0 Φ SET y RESET se
0 0 1 1 Φ 0 obtienen de la
0 1 0 0 0 Φ tabla de excitación
0 1 1 1 Φ 0 de la Celda Binaria
1 0 0 0 0 Φ siempre, para
1 0 1 0 0 1 cualquier diseño de
1 1 0 1 1 0 FF.
1 1 1 1 Φ 0
SET = CLK . D RESET = CLK . D

24. SET.L Comercialmente:
D.H
7474: 2FFD
CLK.H S.L
74174: 6FFD
74273: 8FFD
R.L 74175: 4FFD
RESET.L
En los flip flop existen además dos entradas adicionales llamadas S.L
(PRESET.L) y R.L (CLEAR.L) las cuales son entradas asincrónicas que no
interfieren en la operación normal del FF. Son independientes de las
entradas sincrónicas. Actúan igual que SET y RESET.

25. El Flip Flop T
T.H T Q Q.H
CLK.H Q Q.L
Tabla característica Tabla de Excitación
T Qn Qn+1 Qn Qn+1 T
0 0 0 0 0 0
0 1 1 0 1 1
1 0 1 1 0 1
1 1 0 1 1 0

26. Tabla Completa de Diseño
CLK T Qn Qn+1 SET RESET
0 0 0 0 0 Φ
0 0 1 1 Φ 0
0 1 0 0 0 Φ
0 1 1 1 Φ 0
1 0 0 0 0 Φ
1 0 1 1 Φ 0
1 1 0 1 1 0
1 1 1 0 0 1
De los mapas:
SET = CLK . T . Qn
RESET = CLK . T . Qn

27. Conversión de FF
Convertir un FF SR en un FF JK

28. Código VHDL para el FF “D”
Ej: Sin flanco de reloj Ej: Con flanco positivo

29. Código VHDL para el FF “D”

30. Código VHDL para el FF “D”

31. Registro o Banco de FF
Un registro es un grupo de FF D que trabajan en conjunto.
Diagrama de bloque:
DA. H DB . H DC. H DD . H
D Q D Q D Q D Q
CLK.H Q Q Q Q
QA.H QB.H QC.H QD.H
DA DB DC DD
CLK.H Registro
QA QB QC QD

32. Registro de Desplazamiento
Universal
A B C D
S1 S0 MODO
CLR.L 0 0 HOLD
S1
CLK.H Registro S0 0 1 SR
Universal
R L 1 0 SL
1 1 LOAD
QA QB QC QD
Un registro de desplazamiento universal tiene entradas de datos en
paralelo: A, B, C, D
Además tiene las entradas de control: S1 y S0
Dispone de dos entradas en serie: R y L
Las salidas son QA, QB, QC, QD

33. Ej: Diseñe un contador usando un registro de desplazamiento
universal, que siga la siguiente secuencia: QA QB QC QD
0 0 0 0
CLK.H Contador 1 0 0 0
0 1 0 0
0 0 1 0
QA QB QC QD 0 0 0 1
Estado Entradas S1 S0 R L Próximo
Presente Estado
0000 - 0 1 1 Φ 1000
1000 - 0 1 0 Φ 0100
0100 - 0 1 0 Φ 0010
0010 - 0 1 0 Φ 0001
0001 - 0 1 0 Φ 0000
S1 = 0 S0 = 1 L=Φ=0 R = QA QB QC QD

34. Implementación:
A B C D
CLR.L
S1
CLK.H Registro S0
Universal
R L
QA QB QC QD

35. Implementación:
A B C D
CLR.L
S1
CLK.H Registro S0 +Vcc
Universal
R L
QA QB QC QD

36. Código VHDL de un registro con Clear

37. Código VHDL de un registro con desplazamiento

38. Código VHDL de un registro con desplazamiento

39. Código VHDL de un contador.

40. Código VHDL de un contador ascendente y
descendente.