Compte rendu conception logique

2 570 vues

Publié le

Les logiciels de CAO de Cadence permettent la conception du jeu de masques permettant la fabrication d’un
circuit intégré à partir d’un schéma électrique (par exemple).On parle alors de flot de conception. Dans ce TP
nous allons parcourir ce flot de conception à partir de la description électrique d’un AND de 3 entrées
jusqu’à la réalisation de son Layout. La technologie utilisée est une technologie CMOS (AMS CMOS 0,35
μm).

0 commentaire
2 j’aime
Statistiques
Remarques
  • Soyez le premier à commenter

Aucun téléchargement
Vues
Nombre de vues
2 570
Sur SlideShare
0
Issues des intégrations
0
Intégrations
2
Actions
Partages
0
Téléchargements
65
Commentaires
0
J’aime
2
Intégrations 0
Aucune incorporation

Aucune remarque pour cette diapositive

Compte rendu conception logique

  1. 1. Compte rendu des travaux pratiques en conception logique en technologie 0.35 avec loutil CADENCE Conception et Caractérisation dune porte ET à trois entréesMASTER 2 EEATS: Nanoélectronique et Nanotechnologies NENT®Préparé par: SERHAN Ayssar ABDALAH Mariam 1
  2. 2. ObjectifLes logiciels de CAO de Cadence permettent la conception du jeu de masques permettant la fabrication d’uncircuit intégré à partir d’un schéma électrique (par exemple).On parle alors de flot de conception. Dans ce TPnous allons parcourir ce flot de conception à partir de la description électrique d’un AND de 3 entréesjusqu’à la réalisation de son Layout. La technologie utilisée est une technologie CMOS (AMS CMOS 0,35µm).On a respecté dans ce TP le flot de conception représenté dans la figure ci-dessous : Fig.1 Flot de Conception [1] 2
  3. 3. Méthodologie de conception d’une porte AND à trois entrées (de fonction logique au layout)I - Description structurelle, optimisation du design.En logique combinatoire une porte logique a une sortie qui correspond à une équation booléenne qui doit être(S= ABC dans notre cas). Si cette équation est complémentée on dit que le circuit sera optimisé (en terme denombre de transistors) si léquation nest pas complémentée( comme dans notre cas ) on cherche à optimiserle nombre de transistors et on considère que toutes porte logique doit être vue comme un assemblage de porteélémentaire OR(+) et AND(.) qui doit être impérativement complémentée en final. Pour cela, on considèreque la porte AND3 est un assemblage dune porte NAND 3 suivie par un inverseur. a. Obtention du réseau du transistor NMOS Les trois transistors dans le réseau NMOS sont en série et sont liées à la masse pour fournir le 0 de sortie. Fig.2 Réseau NMOS. b. Déduction du réseau du transistor NMOS Les trois transistors dans le réseau PMOS sont en parallèle et sont liées à la VDD pour fournir le 1 de sortie, le réseau PMOS est le dual du réseau NMOS donc touts transistors qui se présentent en série dans NMOS sera transformer en parallèle dans PMOS. Fig.3 réseau PMOS , dual du réseau NMOS. 3
  4. 4. Le schéma électrique final est obtenu par lassemblage des deux réseaux NMOS et PMOS et par connexionde la sortie de NAND3 à lentrée de linverseur qui forme létage de sortie de la porte AND3, le schéma finalde la porte est représenté dans la figure ci-dessous : Fig.4 schéma électrique de AND3Remarque: dans un circuit numérique toutes les broches des substrats dans les NMOS doivent être liées à lamasse et tous les broches des substrats dans PMOS doivent être liées à VDD.II - schéma de test pour la cellule AND3Apres réalisation du schéma, il est nécessaire de définir un symbole (vue symbolique) de manière à pouvoirlutiliser lors de la simulation électrique de notre porte.Donc il sera possible dimporter ce symbole et dautres symboles qui sont prédéfinis (pulse generator, power Fig.5 Schéma de test de porte AND3 4
  5. 5. III- Simulation électrique et mesure de délaisAprès réalisation du schéma du test de notre porte, il est nécessaire de déterminer une caractéristiqueélectrique importante dans notre porte qui est le délai, la première opération consiste à spécifier au simulateurquel type de simulation effectuer et sur quelle durée, on a choisi une durée de 10 ns et le type de simulationtransitoire. Pour déterminer le délai, le simulateur doit dessiner sur le même graphe, le signal de sortie (auborne de la capacité) et le signal dentrée. Fig.6 simulation électrique charge capacitive 0.12 pfLe délai doit être extrait du point qui correspond à une tension VDD/2. Dans notre cas, pour une tensiondalimentation est de 3.3V (la technologie utilisée est AMS 35) et une capacité de sortie de 0.12 pF, on aobtenu un délai de 1.45 ns.À la fin de cette étape on va changer la dimension des transistors de linverseur de sortie (comme il est notédans lannexe de TP = 2 et = 3.2 ), certains mesures doivent être effectué ensuite poursuivre leffet de changement de dimension sur les comportements temporelle du circuit.IV- Évolution du délai en fonction de la capacité de sortieDans cette partie seule la capacité de sortie va être changée donc on va suivre les variations de la valeur desdélais pour les différentes valeurs de la capacité de sortie. Cette capacité n’est autre que la capacité d’entréedun autre étage CMOS qui peut être connecte en sortie.Les résultats obtenus sont affichés dans le tableau ci-dessous : cas Charge Capacitive (pf) Délai (ps) 1 0.04 240.6 2 0.08 380.8 3 0.12 479.7 5
  6. 6. Les graphes ci-dessous représentent aussi les délais pour chaque valeur de capacité: Fig.7.a Schéma de test pour c=0.4 pF Fig.7.b un délai de 240.6 ps Fig.8.a Schéma de test pour c=0.8 pF Fig.8.b un délai de 380,8 ps Fig.9.a Schéma de test pour c=0.12 pF Fig.9.b un délai de 479.7 psTouts circuits logique peut considérer comme un circuit RC dans lequel le temps de charge et de déchargedépend de la valeur de capacité tel que = . (la variation de la valeur de représente la variation dedélai) et comme on remarque dans les graphes ci-dessus augmente avec laugmentation de la valeur de C.V- dimension de PMOS et NMOS dans Linverseur de sortieLes transistors PMOS sont plus gros que les transistors NMOS dans le but compenser la différence demobilité pour obtenir une caractéristique de sortie symétrique, c.-à-d temps de charge égale au temps dedécharge. 6
  7. 7. Démonstration: On sait que le temps nécessaire pour la charge est équivalent à la valeur de capacité desortie et à la résistance interne du transistor de charge (PMOS) et de décharge(NMOS).Pour le circuit CMOS, la capacité de sortie doit être chargé à travers PMOS et déchargé à travers NMOS.On distingue deux cas, le fall-time, c’est le temps nécessaire pour que la sortie soit 0 et le rise time, le tempsnécessaire pour que la sortie passe à 1. ∝ ; ∝ ≅ + = ; = On remarque que ∝ . , d’où la nécessité d’optimiser les dimensions des deux transistors; = .Donc C ∝ . ∝ K ∝ . = 1 = 2 En dérivant par rapport à dv on obtient (pour = ): = = = . . . . = . . . . Et comme = On aura = ≅ 3. ≅ 3.VI- dimensionnement des transistors de la porte NANDPour que la porte NAND3 fournisse des performances équivalentes à linverseur de sortie on va chercher lepire cas dans chaque réseau et on va optimiser les dimensions des transistors selon le cas pire. Le réseauPMOS est conduit si A seulement passant ou B seulement passant ou C seulement passant (les pires cas) 7
  8. 8. donc le pire cas est quun seul transistor conduit seul pour fourni le 1 donc on choisi ≅donc ≅ , le réseau NMOS est conduit si et seulement si A et B et C sont passants (pirecas) donc le pire cas est que trois transistors en série doivent être passants pour fourni le 0 donc on choisi ≅ donc ≅ 3. .Linverseur de référence utilisé dans notre TP estINV(1,2) .Remarque : dans une technologie donnée, le nombre des transistors qui peuvent être empilés entre le Vdd etla masse est limité par la tension dalimentation de la technologie, par exemple pour une technologie 0.65umle nombre maximal de transistor en série est entre 4 et 6 transistors. Il faut toujours tenir en compte la bonnefonctionnalité du circuit pour cela il faut garder une certaine valeur de tension entre le drain et la source destransistors pour assurer que les transistors peuvent toujours fonctionner dune manière correcte.Dautre part la hauteur maximale du cellule forme une contrainte au niveau de la taille de transistor PMOS etNMOS, il faut que la somme des tailles de PMOS et NMOS (Wp et Wn pour une porte donnée ) soitinferieur à la hauteur maximal du cellule, la solution sera de diviser la structure.VII – du schéma électrique au schéma symboliquePour réaliser le LAYOUT on a passe a une représentation symbolique de notre schéma électrique, en schémasymbolique le placement et linterconnexion sont modifiée dans le but doptimiser le layout du circuit.Pour effectuer loptimisation on cherche à aligner les grilles et à aligner la diffusion pour cela on a passée àce quon appelle chemin dEuler on a choisi le chemin indiqué dans la figure ci-dessous qui correspond àABC ( le chemin passe par chaque transistor une seule fois et cest valable dans les deux réseaux NMOS etPMOS ) Fig.10 Chemin dEuler de porte AND3Remarque: il était possible de choisir un chemin dEuler dans tous les transistors (inclus les transistors delinverseur ) mais on a préféré dutiliser un chemin pour le NAND3 et un autre pour linverseur qui constituelétage de sortie ( étage qui effectue la charge "mise à 1 " et la décharge "mise à 0" de la sortie) et on sait queles tailles des transistors dans l inverseur de sortie sont différentes de celle de porte NAND3 donc si on 8
  9. 9. choisi de travailler avec un chemin dEuler unique ( pour tous les transistors) on sera obligé de réaliser unediffusion avec une taille non-uniforme comme dans la figure ci-dessous. Fig.11 Problème possible avec des règles de dessin récentPour ces raisons on a décomposé le schéma électrique on deux chemins dEuler un pour le NAND3 et unautre pour linverseur.Le schéma symbolique est donc représenté ci-dessous: Fig.12 Schéma symbolique de AND3Le carré représente la zone du caisson.En bleu tout ce qui est METAL1.En rouge tout ce qui est POLY-SI.En vert tout ce qui est Diffusion.Le symbole X pour les contacts. 9
  10. 10. VIII – le LAYOUT, vérification et post simulationOn peut maintenant avec le schéma symbolique passer directement au layout tout en respectant certainscontraintes pour bien optimiser la surface et la performance de notre circuit, ces contraintes constituent unepartie de DK( design kit) qui doit être fourni par le fondeur au concepteur.Les contraintes sont : 1- La hauteur entre Vdd et la masse est fixée par le fondeur (9,4 ). 2- Les règles de dessin qui contient en générale : a-espacement minimal b-déplacement minimal c-englobement minimal d-dimension minimal 3-lutilisation de chemin dEuler dans le but de minimiser les coudes et les contacts (optimisation spatial).Le LAYOUT de porte est représenté dans la figure ci-dessous : Fig.13 Layout de porte AND à trois entréesRemarque1: les entrées et la sortie sont placées au milieu du layout (les entrées à gauche et les sorties àdroite), aussi Pour les entrées et la sortie on a crée un via1 et un metal2 pour que les entrées et les sortiesoient disponible dans le routage dans le cas dassemblage de notre porte avec des autres portes. Remarque2: il faut toujours polariser en inverse la jonction Caisson-substrat pour éviter le passage ducourant parasite, pour cette raison on considère que la zone est liée à Vdd et que le substrat est liée à lamasse.ces prises sont présents au dessous du métal Vdd (dans la zone de caisson) et GND (dans le substrat). 10
  11. 11. IX - Les vérifications LVS et DRCCes sont aussi des outils qui sont fourni par le fondeur dans le DK qui nous permettent de vérifier que lelayout correspond bien au schéma (LVS layout versus schématique) et que le layout est physiquementRéalisable (DRC ou Design Rules Check).Après la vérification de DRC il est nécessaire de faire une extraction de composants électrique du layout çaveut dire créer une nouvelle vue qui est la vue extracted qui sera comparer avec la vue schématique pourvérifier la correspondance.X - Simulation Post LayoutAfin de valider le flot global de conception, il est important vérifier que le layout relaissé correspond bien ensimulation aux exigences des spécifications initiales.Il est alors possible de réaliser une simulation du layout en prenant en compte les différents élémentsparasites du schéma, les valeurs obtenues sont très proches des valeurs du schéma électrique parce que notrelayout est bien optimiser.XI - Comparaison avec CORELIBA titre de vérifier la bonne conception de notre porte on a réalisé une simulation en utilisant les portes deCORELIB, la simulation se fait pour une capacité de sortie de 0.04 pF et une fréquence de 50Mhz.Fig.14.a Schéma du test pour le CORELIB Fig.14.b délai de la porte de CORELIB (264 ps) Fig.15.a Schéma du test pour notre porte Fig.15.b délai de la porte de notre porte (275 ps)Le résultat obtenu nous montre que le délai de notre porte est de même ordre de celle de la porte deCORELIB, ce qui vérifie la bonne conception. 11
  12. 12. XII - Consommation de porteLa puissance consommée par une porte logique est la somme de trois types de puissance:1 la puissance courte circuit la puissance due au court circuit entre au moment de commutation,plus que la fréquence soit grande, plus cette puissance sera négligée.2-la puissance statique puissance consommée par une porte CMOS au repos : elle est principalement due aucourent de fuites dans les transistors. Et elle est donnée par = × .3-la puissance dynamique est la puissance consomme lors de commutation de la porte et cette puissancedépend toujours dun part de la fréquence de fonctionnement de la porte et dautre par de la tensiondalimentation et la capacité de sortie = × × .On sintéresse ici pour la puissance dynamique qui peut être calculée à partir de lintégral du courant sur unepériode, la puissance obtenue est en joule/commutation puisquelle est calculée sur une période ou il ny a .quune commutation. La valeur obtenue est = × = × 1.7 × 10 , onsait que = . et que = donc on peut calculer la puissance en / en manipulant seulement lesunités de la manière suivant: 3.3 . 3.3 . = × = × = 2.8 / ℎ 2 2On remarque donc que: si on augment en fréquence le courant consommée par la porte sera augmentéeaussi. Donc P est inversement proportionnel avec la fréquence.Les figures ci-dessous représente le courant et lintégral du courant en sortie de notre porte: Fig. Le courant de sortie ( en rouge, des impulsion), lintégral du courant (en bleu, presque créneaux)Référence Bibliographique:[1] Initiation µa la conception numérique par cellules pré-caractérisées entechnologie 0,35¹mhttp://wwwlasmea.univ-bpclermont.fr/Personnel/Francois.Berry/teaching/Microelectronics/cadence.pdf 12

×