1. Luglio 2008
1
BCH-LDPC Concatenated Coding and High Order
Modulations for Satellite Transmitters
POLITECNICO DI TORINO
III FACOLTÀ DI INGEGNERIA
Relatore
prof. Roberto Garello
Correlatore
ing. Domenico Giancristofaro
a.a. 2007-2008

2. Luglio 2008
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 Analisi ed impiego delle più moderne tecniche nel campo della
modulazione e codifica, necessarie per il raggiungimento dei
requisiti altamente sfidanti dello standard DVB-S2
 Consentire la progettazione di un dispositivo di trasmissione di
bordo per comunicazioni via satellite, focalizzandosi soprattutto
sulla sezione di codifica del trasmettitore
ObiettiviObiettivi
L’attività di tesi è stata svolta presso Thales AleniaL’attività di tesi è stata svolta presso Thales Alenia
Space, la maggiore azienda italiana di sistemi diSpace, la maggiore azienda italiana di sistemi di
telecomunicazioni via satellitetelecomunicazioni via satellite

3. Luglio 2008
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 Analisi dello stato dell’arte dei moderni sistemi di comunicazione satellitari
 Studio del codice BCH dello standard DVB-S2
 Studio teorico, algoritmico e architetturale, del codificatore BCH
 Definizione di un nuovo algoritmo su base parallela, per incremento della velocità di
trasferimento dati mediante l’uso delle proprietà dei sistemi lineari, compatibile con i
criteri di progettazione digitale per la tecnologia ASIC usata (adatta all’impiego
nello spazio e radiation tolerant)
 Studio della integrabilità con la sezione di codifica LDPC e di interallacciamento
 Definizione dei relativi moduli software in linguaggio C per la validazione emulativa
dell’algoritmo parallelo (test bench per VHDL)
 Campagna preliminare di test in laboratorio sulla sezione di trasmissione del DVB-
S2
Suddivisione del lavoroSuddivisione del lavoro

4. Luglio 2008
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Principali settori applicativi nellePrincipali settori applicativi nelle
comunicazioni satellitaricomunicazioni satellitari
 Diffusione di dati multimediali su vaste aree geografiche a bassa densità di
popolazione
 Comunicazioni marittime (Inmarsat) e sistemi di radionavigazione (GPS, Galileo)
 Diffusione TV (DVB-S, DVB-S2) , accesso a Internet e sevizi interattivi (DVB-S2)
 Telerilevamento e osservazione della Terra (COSMO-SkyMed): grande mole di dati
e limitato tempo di visibilità LEO, con conseguente requisito di altissima velocità di
trasmissione (circa 1Gbps)

5. Luglio 2008
5
Il sistema DVB-S2 eIl sistema DVB-S2 e
l’ACM in banda Kal’ACM in banda Ka
Alta protezione
QPSK rate 1/4
Bassa protezione
32APSK rate 9/10
Misura S/N
Misura S/N
ENC-BCH
ENC-LDPC
Bit Mapping
Interleaver
MOD
S
DEC-BCH
DEC-LDPC
DEM
Deinterleaver
D
• 4 Formati di modulazione:
QPSK, 8PSK, 16APSK e 32APSK
• 11 Rapporti di codifica
variabili tra 1/4 e 9/10
• Efficienza spettrale η ≈ r∙ log2M
compresa tra 0,5 e 4,5 bit/s/Hz
• S/N variabile da –2dB a +17dB

6. Luglio 2008
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Codifica di canale per DVB-S2 (BCH-LDPC)Codifica di canale per DVB-S2 (BCH-LDPC)
Codice BCH esterno
 Primitivo e shortened
 Tre livelli di protezione previsti (8, 10, 12 errori correggibili)
 Fornisce una protezione aggiuntiva contro i fenomeni di error
floor ad alti rapporti segnale rumore
Codice LDPC interno
 Prestazioni tendenti al limite di Shannon
 Ragionevole complessità

7. Luglio 2008
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Espressione matematica e canonicaEspressione matematica e canonica
dell’algoritmo di codifica BCHdell’algoritmo di codifica BCH
1. Moltiplicazione (scorrimento) e zero padding
2. Calcolo del resto della divisione
3. Accodamento dei bit di resto ai bit di messaggio
( ) rm x x×
( ) ( )r
x m x d x× +
( ) ( ) mod ( )r
d x m x x g x= ×
Generatore
polinomiale

8. Luglio 2008
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Meccanizzazione della divisioneMeccanizzazione della divisione
polinomiale (concettuale)polinomiale (concettuale)
x0 x1 x2 xn-k-1
g1 g2 gn-k-1
…un-1un
 Questo LFSR produce i bit di resto dopo n iterazioni
 Può essere problematico il funzionamento in maniera continua:
 Estrazione non seriale dei bit di parità
 Azzeramento del registro a scorrimento
Il processo di calcolo si
interrompe per r colpi di clock

9. Luglio 2008
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Architettura serialeArchitettura seriale
classicaclassica
x0 x1 x2 xn-k-1
g1 g2 gn-k-1
u(i)
c(i)
S1
S2
1
2
Spezza l’anello di
retroazione
Carica zeri nel
registro
Risparmio di r
colpi di clock
 Questa architettura calcola i bit di resto in k colpi di clock
 Dopo n colpi di clock è nuovamente pronta per la codifica del
successivo blocco di bit informativi
Architettura inadeguata ai requisiti di progetto e alla tecnologia
Estrazione dei bit di resto

10. Luglio 2008
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Algoritmo innovativo ad elevatoAlgoritmo innovativo ad elevato throughputthroughput::
Modellizzazione del sistema lineareModellizzazione del sistema lineare
( 1) ( ) ( )i i u i+ = +x Ax b
0
1
0 0 0 ...
1 0 1
0 1 2
... ...
0 ... 1 n k
g
g
g
g − −
 
 
 
 =
 
 
  
A
O
1
0
0
...
0
 
 
 
 =
 
 
  
b
0
1
2
1
...
n k
g
g
g
g − −
 
 
 
 =
 
 
  
b
Equazione di stato
Matrice di transizione di stato:
modella la sua evoluzione
 La matrice di stato è comune a
entrambi i sistemi finora mostrati
 I vettori, modellando l’incidenza
dell’ingresso sullo stato, variano a
seconda della posizione
dell’ingresso
Vettori di trasferimento
ingresso-stato

11. Luglio 2008
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Parallelizzazione generalizzata del sistemaParallelizzazione generalizzata del sistema
( ) ( 1) ( 1)i i u i= − + −x Ax b
( 1) ( 2) ( 2)i i u i− = − + −x Ax b
Dall’applicazione ricorsiva
delle seguenti sostituzioni
( ) ( ) ( )
1
0
1
p
p k
k
i i p u i k
−
=
= − + − −∑x A x A b
p: parallelismo
Affiancando p
vettori colonna
1
( )−
L p
b Ab A b
( ) [ ]( 1) ( )p
pip i p ip= − +x A x B u
La matrice di transizione di
stato mostra delle regolarità
E’ comune a entrambi i
sistemi finora mostrati
p
 
=  ÷
 
I
B
0 LFSR
pB Encoder seriale
1
2
p  
=  ÷
 
0 C
A
I C

12. Luglio 2008
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Sezione di codificaSezione di codifica
 L’integrazione del codificatore BCH con LDPC e l’intera sezione
di trasmissione DVB-S2 ha suggerito un livello di parallelismo pari a
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 L’interfaccia BCH-LDPC ha il compito di formattare i dati in
maniera compatibile con le specifiche DVB-S2, nonché di estrarre i
bit di ridondanza
BCH
encoder BCH to
LDPC
interface
LDPC
input
memory
Download parity controller
8 bits
8 bits
8 bits
8 bits

13. Luglio 2008
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Codificatore BCH paralleloCodificatore BCH parallelo
…
…
…
…
…
…
…
…
…
X0
X1
X2
X7
X8
X9
X183
X190
X191
From x175
From x181
COMB An
1st
row
COMB An
2nd
row
COMB An
8th
row
COMB An
9th
row
COMB An
10th
row
COMB An
184th
row
COMB An
191th
row
COMB An
192th
row
p bit
1
…
…
…
…
…
…
From x183
COMB0
COMB1
COMB2
COMB7
COMB8
COMB191
To EXOR x9
EXOR x9
From COMB8
From COMB9
From COMB190
…
…
…
184
1
191
x
x
 
 ÷
× ÷
 ÷
 
C M
184
2
191
x
x
 
 ÷
× ÷
 ÷
 
C M

14. Luglio 2008
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RetiReti combinatoriecombinatorie
 Ogni rete combinatoria realizza un prodotto riga per colonna
 Le reti (192) che precedono il registro realizzano il prodotto
 Quelle successive (192) realizzano il prodotto
Rendono la logica
adattabile
8 ×B u
Sono utilizzabili per
ogni livello t di
protezione previsto
184
1
2
191
x
x
 
   ÷
× ÷  ÷
   ÷
 
C
C
M

15. Luglio 2008
15
Interfaccia BHC-LDPCInterfaccia BHC-LDPC
From k
informative bits
8 bits
8 bits
controller
MSB
LSB
x(184-8*i)
…
…
…
…
…
x(184-8*i)
x0
x1
x2
x3
x184
x185
x190
x191
FromBCHencoder
T
o
L
D
P
C
i
n
p
u
t
m
e
m
o
r
y
…
…
…
…
x(190-8*i)
…
…
x(185-8*i)
x(185-8*i)
i=0
i=23
.
.
.
…
i=0
.
.
.
i=23
…
0
i=0
i=23
x(190-8*i)
x(191-8*i)
x(191-8*i)
i=0
i=23

16. Luglio 2008
16
Validazione del modulo diValidazione del modulo di
simulazione in Csimulazione in C
Generatore di
messaggi
Codificatore
BCH
ad alto
throughput
Error
Correction
Error
Detection
Berlekamp
Massey
Confronto
Generazione del
vettore d’errore
Sorgente di bit
pseudocasuali
Calcolo della
sindrome
La posizione di ogni errore è una v.a.
distribuita uniformemente tra 1 e n, la
lunghezza del blocco
 I blocchi di decodifica utilizzano delle utili tabelle dei campi di Galois, calcolate prima che il
ciclo di simulazione abbia inizio
 L’algoritmo di Berlekamp-Massey trova i coefficienti del polinomio allocatore degli errori
 Il blocco di error correction trova le posizioni degli errori, attraverso la ricerca di Chien
Blocco di decodifica

17. Luglio 2008
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Integrazione e test di laboratorio:Integrazione e test di laboratorio:
Sezione di trasmissioneSezione di trasmissione
E
N
C
O
D
E
R
M
A
P
P
E
R
0
0
I
7 Bit
0
0
Q
7 Bit
Shaping
Filter
NCO
NCO
D
i
g
i
t
a
l
U
P
C
S
t
a
g
e
DAC
Precom .
DAC
8-10 Bit
3 Rs
3 Rs
Three
Branches
Shaping
Filter
Three
Branches
Farrow
Interpolator
Filter
Farrow
Interpolator
Filter
P/SINPUT
INTERFACE
B
I
T
I
N
T
E
R
L
E
A
V
I
N
G
ModulatorParallel
architecture
Compensa la
distorsione
introdotta dal DAC
 I blocchi precedenti al modulatore effettuano la codifica concatenata BCH-
LDPC, l’interlacciamento e il mapping (memorizzato in una ROM) dei bit
 Il filtro di trasmissione è SRRC, con tre possibili fattori di decadimento
 Lo stadio digitale di up-conversion porta lo spettro del segnale a frequenza
intermedia, prima del successivo trasferimento alle frequenze di lavoro

18. Luglio 2008
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Verifica in laboratorio del progetto complessivo:Verifica in laboratorio del progetto complessivo:
setup di misura intera sezione TXsetup di misura intera sezione TX
Agilent Infinium MSO
6054A
Stratix II DSP
development board
Agilent 89600 Vector
Signal Analyzer
 L’FPGA (EP2S180) a
bordo della scheda
contiene la sintesi del
codice VHDL della
sezione TX
 La Stratix II
development board
contiene due DAC a 14
bit (165 Msample/s)
L’oscilloscopio
è collegato
all’uscita del
DAC
 Demodula via software e
fornisce il valor medio degli
errori di ampiezza e di
fase, rispetto al punto
atteso sulla costellazione.
 Produce gli scatter plot e
misura lo spettro del
segnale
Misura l’EVM, il modulo del
vettore congiungente il punto
atteso e quello ricevuto

19. Luglio 2008
19
Prestazioni del modulatore digitalePrestazioni del modulatore digitale
(2 MBaud – 16-APSK)(2 MBaud – 16-APSK)
 Scostamento dalle prestazioni ideali molto limitato
 L’incidenza della distorsione introdotta dal DAC, a basse velocità
di segnalazione, è molto ridotta
EVM
2%
Errore in
ampiezza: 0,9%

20. Luglio 2008
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PrestazioniPrestazioni
(30 MBaud – 8-PSK)(30 MBaud – 8-PSK)
Senza filtro di
precompensazione
Con filtro di precompensazione
Il DAC provoca il
piegamento dello
spettro del segnale
alle alte frequenze,
poiché ha un effetto
passabasso
Il filtro di
precompensazione
(equalizzatore) rende lo
spettro maggiormente
piatto
EVM
9%
EVM
4%

21. Luglio 2008
21
I moduli progettati sono stati individualmente verificati dal punto di vista
funzionale
Il naturale proseguimento di questo lavoro consiste in una verifica
funzionale complessiva del modulo mediante:
 Inserimento nel set-up di laboratorio di un ricevitore commerciale DVB-
S2 (ADVANTECH)
 Verifica funzionale del modulo tramite misura di laboratorio delle curve
di BER in laboratorio su flusso dati di prova
 Analisi delle prestazioni globali della sezione di trasmissione tramite
confronto tra le curve di BER misurate e le curve di BER teoriche attese
Conclusioni e sviluppi futuriConclusioni e sviluppi futuri