El documento describe los pasos para diseñar un contador síncrono, incluyendo la creación de un diagrama de estados, tabla de estados siguientes, tabla de excitación, mapas de Karnaugh y expresiones lógicas para implementar el contador para una secuencia dada. Se provee un ejemplo completo del diseño de un contador ascendente/descendente de 3 bits con secuencia en código Gray.

1. SISTEMAS DIGITALES BÁSICOS – Sesión 7/16 DISEÑO DE CONTADORES SÍNCRONOS

7. MODELO GENERAL DE UN CIRCUITO SECUENCIAL Un circuito secuencial ( máquina de estados ) está formado por una etapa lógica combinacional y una etapa de memoria (flip-flops). En un circuito secuencial sincronizado, hay una entrada de reloj en la etapa de memoria.

11. DIAGRAMAS DE ESTADO Diagrama de estados para un contador en código Gray de 3 bits

14. TABLA DEL ESTADO SIGUIENTE Tabla del estado siguiente para el contador en código Gray de 3 bits

17. TABLA DE TRANSICIONES DE LOS FLIP-FLOPS Tabla de transiciones para un flip-flop J-K

19. TABLA DE EXCITACIÓN

20. TABLA DE EXCITACIÓN Tabla de excitación

23. MAPAS DE KARNAUGH Tabla de excitación

24. MAPAS DE KARNAUGH Mapas de Karnaugh para las entradas J y K del estado actual

31. DIAGRAMAS DE ESTADO Diagrama de estados para un contador en síncrono ascendente/descendente de 3 bits con una secuencia en Código Gray

32. TABLA DEL ESTADO SIGUIENTE Tabla del estado siguiente para contador en síncrono ascendente/descendente de 3 bits con una secuencia en Código Gray

33. TABLA DE TRANSICIONES DE LOS FLIP-FLOPS Tabla de transiciones para un flip-flop J-K

34. TABLA DE EXCITACIÓN Tabla de excitación DESCENDENTE ASCENDENTE

35. TABLA DE EXCITACIÓN Tabla de excitación

36. MAPAS DE KARNAUGH Tabla de excitación

37. MAPAS DE KARNAUGH Mapas de Karnaugh para las entradas J y K del estado actual

40. EVALUACIÓN Diseñar un contador que realice la secuencia de cuenta binaria irregular que se muestra en el diagrama de estados de la siguiente figura. Utilizar flip-flops J-K.