Laporan ini membahas tentang flip flop digital, terutama flip flop JK. Flip flop dirancang untuk menyimpan keadaan logika. Flip flop R-S memiliki kelemahan ketika input S dan R bernilai 1 secara bersamaan. Flip flop JK mengatasi masalah ini dengan memiliki dua input, J dan K. Keluaran flip flop JK akan berubah sesuai nilai J pada tepi jam berikutnya, kecuali J dan K bernilai 0 atau 1 secara

1. LAPORAN PRAKTIKUM SISTEM DIGITAL<br />MODUL V<br />JK FLIP FLOP<br />Disusun oleh :<br />Herry Adrianto Nugroho<br />123090076<br />Plug 5<br />Asisten Dosen : Langit Da Silva P.<br />JURUSAN TEKNIK INFORMATIKA<br />FAKULTAS TEKNOLOGI INDUSTRI<br />UNIVERSITAS PEMBANGUNAN NASIONAL ”VETERAN”<br /> YOGYAKARTA<br />2011<br />J-K Flip-Flop<br />Dasar R-S Flip-Flop<br />Dasar flip-flop dirancang untuk 'menyimpan' keadaan logika. Flip-flop yang paling sederhana dikenal sebagai flip-flop R-S, yang terdiri dari dua gerbang NAND kabel untuk memberikan umpan balik negatif dan ditunjukkan dalam Gambar 1<br />Gambar 1 Simple NAND RS Flip-Flop<br />Dalam operasi normal, dengan reset (R) set ke logika '0 'output Q akan mengikuti tingkat logika diterapkan pada set (S) input.<br />Ketika R diatur ke logika '1' apa pun yang ditetapkan pada Q akan tetap terlepas pada apakah input S terus berubah sampai input reset kembali ke logika '0'.<br />Kelemahan utama dari rangkaian ini adalah bahwa tidak mungkin untuk memprediksi output ketika logika '1' secara simultan diterapkan pada masukan S & R.<br />Oleh karena itu, lebih kompleks Flip-flop dirancang untuk memastikan bahwa negara-negara tak tentu tidak keluar dan sirkuit yang paling umum adalah D-type dan Flip-flop JK.<br />JK Flip-flop dasar yang ditunjukkan pada Gambar 2.<br />Gambar 2 Simple JK Flip-flop<br />Seperti RS flip-flop output mengikuti input ketika CLK adalah logika, tapi ada dua input, tradisional berlabel J dan K. Jika J dan K yang berbeda maka output Q mengambil nilai J di tepi jam berikutnya. Jika J dan K keduanya rendah maka tidak ada perubahan terjadi. Jika J dan K keduanya tinggi di tepi jam maka output akan beralih dari satu keadaan ke yang lain. Hal ini dapat melakukan fungsi RS Flip-flop dan memiliki keuntungan bahwa tidak ada negara ambigu. Karena logika tambahan yang menjamin hanya salah satu masukan R dan S adalah setiap saat diaktifkan. Hal ini untuk mencegah osilasi yang mungkin, yang dapat terjadi ketika kedua input dari flip-flop RS yang aktif pada waktu yang sama. Tabel kebenaran dari flip flop JK-ditunjukkan pada Tabel 1.<br />Tabel 1 Tabel Kebenaran untuk JK Flip-flop sederhana Gambar 2<br />Satu masalah dengan Flip flop JK-dasar adalah bahwa paku dapat muncul pada output dan ada negara yang tidak stabil ketika kedua input J & K adalah logika '0 '.<br />Hal ini dapat dihilangkan dengan menambahkan sirkuit lain latch 'ini flip-flop untuk mengisolasi Q output dan Q_bar dari input J & K seperti yang ditunjukkan pada Gambar 3.<br />Inverter dihubungkan antara dua input CLK memastikan bahwa dua bagian akan diaktifkan selama siklus setengah berlawanan-dari sinyal clock.<br />Gambar 3 Circuit catatan JK Flip-flop 3-input gerbang NAND digunakan pada input, gerendel tambahan memastikan operasi tepi dan sirkuit ini dikenal sebagai JK master-slave flip-flop.<br />Dalam operasi normal flip-flop JK beroperasi sesuai dengan flip flop RS, namun ada beberapa acceptions. Keluaran hanya mengubah di tepi jatuh dari sebuah pulsa clock diterapkan untuk input 'CLK'.<br />sirkuit ini juga dapat bertindak sebagai Flip-flop T-type, untuk mencapai Toggling tindakan jika J dan K diikat bersama-sama.<br />Aplikasi ini beralih menemukan penggunaan yang luas di counter biner dan di divisi frekuensi ditemukan di prescalars.<br />