メニーコアプロセッサにおけるコア間通信レイテンシ隠蔽手法の検討 @IPSJ72

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Shinya Takamaeda-Y

Off chip memory modules
u 

n 

n 
u 
n 

u 
n 
n 
Many-core processor chip

u 
Core

stall
store signal

Violation Detector

Head Address 0x1000
n  load load
Tail Address 0x2000

DMA Req Yes
n  store
store DMA status
read
Node Memory
INCC

DMA Reg PUT to (3,2)
write

DMA Transfer

Router
On Chip Network
: data : control

u 
n 
n 
n 
16cores
0.8 64cores

0.6
Speedup [%]

0.4

0.2

0

cg ft is lu mg
Benchmark

u 
n 

• 
1
16cores
64cores
0.8
Stall Rate

0.6

0.4

0.2

0
cg ft is lu mg
Benchmark

u 

5.5
16cores base
5 64cores base
4.5 16cores pre-write
64cores pre-write
4
DMA rate [%]

3.5
3
2.5
2
1.5
1
0.5
cg ft is lu mg
Benchmark

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2. u  n  n  n  n  u 

3. u  u  u  u  u 

4. u  n  u  n  •  n  • 

5. u  n  –  »  –  » 

6. u  u  n  •  n  • 

7. u  n  n  n  n  n  • 

8. u  u  n  u  n  n  •  • 

9. Off chip memory modules u  n  n  u  n  u  n  n  Many-core processor chip

10. u  n  u  n  u  n  u  n 

11. u  Core stall store signal Violation Detector Head Address 0x1000 n  load load Tail Address 0x2000 DMA Req Yes n  store store DMA status read Node Memory INCC DMA Reg PUT to (3,2) write DMA Transfer Router On Chip Network : data : control

12. u  u  u  u  u  u  n  u 

13. u  n  n  n  16cores 0.8 64cores 0.6 Speedup [%] 0.4 0.2 0 cg ft is lu mg Benchmark

14. u  n  •  1 16cores 64cores 0.8 Stall Rate 0.6 0.4 0.2 0 cg ft is lu mg Benchmark

15. u  n  n  n  n  n  • 

16. u  u 

17. u  5.5 16cores base 5 64cores base 4.5 16cores pre-write 64cores pre-write 4 DMA rate [%] 3.5 3 2.5 2 1.5 1 0.5 cg ft is lu mg Benchmark

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