Challenges of Parallel Simulation of Power Systems_french

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Discover EFPGAsim and OPAl-RT's power system technology.

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Challenges of Parallel Simulation of Power Systems_french

  1. 1. www.opal-rt.com Ould Bachir, Tarek January 8th, 2015 Les défis de la simulation parallèle des systèmes de puissance
  2. 2. 22 Plan de la présentation 1 2 3 4 Introduction Défis Grands réseaux Problématique
  3. 3. 33 Plan de la présentation 1 2 3 4 Introduction Défis Grands réseaux Problématique
  4. 4. 44 La simulation des systèmes de puissance Introduction Étude des réseaux Prototypage de contrôleurs Étude des transitoires Scénarios de défauts
  5. 5. 55 La simulation des systems de puissance ePHASORsim Real-Time Transient Stability Simulator 10 ms time step HYPERsim Large Scale Power System Simulation for Utilities & Manufacturers 25 µs to 100 µs time step eFPGAsim Power Electronics Simulation on FPGA 1 µs to 100 ns time step 1 s (1 Hz) 10,000 2,000 1,000 500 100 10 0 10 ms (100 Hz) 50 µs (20 KHz) 10 µs (100 KHz) 1µs (1 MHz) 100 ns (10 MHz) 10 ns (100 MHz) 20,000 Période (fréquence fondamentale) des transitoires Nombre de bus eMEGAsim Power System & Power Electronics Simulation Based on Matlab/Simulink and SimPowerSystems 10 µs to 100 µs time step Introduction Domaine des phases Domaine du temps
  6. 6. 66 Introduction L’intérêt d’exécuter la simulation en temps réel est de pouvoir connecter un dispositif physique Hôte Contrôleur numérique Simulateur en temps réel
  7. 7. 77 Introduction Il y a 15-20 ans, les simulateurs faits de grappes d’ordinateurs était une révolution Simulateurs HIL OP5607 (Virtex 7) OP4500 (Kintex 7) La puissance de calcul des PC aujourd’hui ne suffit plus et on retrouve de plus en plus des FPGA dans les simulateurs
  8. 8. 88 Plan de la présentation 1 2 3 4 Introduction Défis Grands réseaux Problématique
  9. 9. 99 Problématique Dans un simulateur en temps réel, un contrôleur physique est directement relié au simulateur. Pour que la simulation soit réaliste, la boucle de simulation doit être la plus rapide possible (quelques μs). Électronique de puisse/moteurContrôleur physique PWM pulse Analog V/I Hall Effect
  10. 10. 1010 Problématique • Les avancées technologiques dans l’électronique de puissance permettent aujourd’hui la commutation rapide des convertisseurs de puissance (10kHz to 100kHz) • Ces fréquences offrent beaucoup d’avantages au système de puissance, meilleure densité de puissance, distortion harmonique réduite, etc. • Ces fréquences de commutation sont cependant très contraignantes pour les simulateurs en temps réel puisque les pas de calcul doivent être de l’ordre de la μs et moins. 0 5 10 15 20 -0.5 0 0.5 1 1.5 1 kHz PWM (UA) Logiclevel Time (ms) 0 5 10 15 20 -20 0 20 Load currents Current(A) Time (ms) 0 -0.5 0 0.5 1 1.5 Logiclevel 0 -20 0 20 Current(A) 0 5 10 15 20 -0.5 0 0.5 1 1.5 1 kHz PWM (UA) Logiclevel Time (ms) 0 5 10 15 20 -20 0 20 Load currents Current(A) Time (ms) 0 5 10 15 20 -0.5 0 0.5 1 1.5 20 kHz PWM (UA) Logiclevel Time (ms) 0 5 10 15 20 -20 0 20 Load currents Current(A) Time (ms)
  11. 11. 1111 Problématique • Seuls les FPGA permetent aujourd’hui de réaliser une simulation en temps réel avec une telle contrainte de temps • Néanmoins, plusieurs défis doivent être résolus pour parvenir à ce résultats! (et plus encore pour en faire un produit commercial) Physical controller PWM pulse Simulated plant FPGA
  12. 12. 1212 Plan de la présentation 1 2 3 4 5 Introduction Défis Quelques Solutions Problématique 6 Q&A Grands réseaux
  13. 13. 1313 Défis • Quelques défis techniques: • Format des nombres: virgule flottante (FP) vs. virgule fixe (FXP) • Latence des opérateurs FP a impact sur le pas de calcul • Fréquence d’horloge, comment l’augmenter sans pénalité de latence • Modélisation des convertisseurs de puissance • Quelques défis “pratiques”: • Les FPGA sont difficiles à programmer, il faut avoir des connaissances en conception numérique (le client est un spécialiste des systems de puissance) • Le temps de programmation et de reprogrammtion est lent, il ne faut pas pénaliser le temps de prototypage
  14. 14. 1414 Solutions aux défis techniques • Auto-alignement des mantisses:
  15. 15. 1515 Solutions aux défis techniques • Format redundant des nombres (HRCS) pour réduire la latence des additions
  16. 16. 1616 Solutions aux défis techniques • Opérateurs custom à chemin compressé
  17. 17. 1717 Solutions aux défis pratiques
  18. 18. 1818 Solutions aux défis pratiques • Architecture fixe générique Faite de mémoire embarquée, reprogrammable depuis le CPU
  19. 19. 1919 Solutions aux défis pratiques Workflow Host Computer (Console) Design Power Electronics Circuit Real-Time Simulator Execute the CPU Model FPGA Execute the power converter model on FPGA No hardware design skills required No reprogramming No bitstream generation Physical controller HIL Simulation
  20. 20. 2020 Plan de la présentation 1 2 3 4 Introduction Défis Grands réseaux Problématique
  21. 21. 2121 Simulation des grands réseaux Ligne HVDC MMC 2MMC 1 1GW ± 320 kV C = 10mF Larm = 50mH C = 10mF Larm = 50mH Bypass breaker 1 Rstart = 100Ω Bypass breaker 2 Rstart = 100Ω70 km DC cable 1 2 12 Main ac breaker 1 Main ac breaker 2 AC EQ. SRC1 AC EQ. SRC2 CPU #1: Eq. Source no 1 CPU #2: VSC-MMC Station no. 1 CPU #3: VSC-MMC Station no. 2 CPU #4: Eq. Source no 2 Low Level Control CPU #6: Inverter Control Upper Level Control Upper Level Control CPU #5: Rectifier Control Low Level Control Convertisseurs MMC Simulés sur deux FPGA
  22. 22. 2222 Simulation des grands réseaux Structure du MMC 400 SM équivaut à 9600 semiconducteurs Architecture du solveur MMC
  23. 23. 2323 0 0.5 1 1.5 2 2.5 3 3.5 -0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 vua(pu) time (s) 0 0.5 1 1.5 2 2.5 3 3.5 -4 -3 -2 -1 0 1 2 3 4 5 iua(pu) time (s) 0 0.5 1 1.5 2 2.5 3 3.5 0 5 10 15 20 25 30 35 VctotupA(pu) time (s) CPU MMC FPGA MMC Simulation des grands réseaux Concordance avec le modèle de référence
  24. 24. 2424 0 0.5 1 1.5 2 2.5 3 3.5 -0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 vua(pu) time (s) 0 0.5 1 1.5 2 2.5 3 3.5 -4 -3 -2 -1 0 1 2 3 4 5 iua(pu) time (s) 0 0.5 1 1.5 2 2.5 3 3.5 0 5 10 15 20 25 30 35 VctotupA(pu) time (s) CPU MMC FPGA MMC Simulation des grands réseaux Concordance avec le modèle de référence
  25. 25. 2525 2.44 2.46 2.48 2.5 2.52 2.54 2.56 0 0.2 0.4 0.6 0.8 1 1.2 vua(pu) time (s) 2.45 2.46 2.47 2.48 2.49 2.5 2.51 2.52 2.53 2.54 2.55 -1.2 -1 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 iua(pu) time (s) 2.45 2.46 2.47 2.48 2.49 2.5 2.51 2.52 2.53 2.54 2.55 370 380 390 400 410 420 430 440 450 VctotupA(pu) time (s) CPU HVDC FPGA HVDC Simulation des grands réseaux Concordance avec le modèle de référence
  26. 26. 2626 Merci de votre attention www.opal-rt.com Acta est fabula Contact: Tarek Ould Bachir Ingénieur R&D tarek@opal-rt.com Opal-RT Technologies

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