Contenido del curso Electiva I de procesamiento digital de señales

1. FORMATO DE PARCELACIÓN Y DESARROLLO DE ASIGNATURA
VICERRECTORIA ACADEMICA
APELLIDOS Y NOMBRES DEL DOCENTE YEZID HUMBERTO ALMANZA PÉREZ
CORREO ELECTRÓNICO yezidalmanza@unicesar.edu.co
PROGRAMAS USUARIOS: ELECTRÓNICA
FACULTAD USUARIA: INGENIERÍA Y TECNOLÓGICAS
ASIGNATURA: ELECTIVA I CÓDIGO: EL414 CRÉDITOS: 2 TEÓRICO: 2 TEÓRICO – PRÁCTICO: HABILITABLE: NO HABILITABLE: X
AÑO LECTIVO: 2012 PERÍODO ACADÉMICO: 2 FECHA DE INICIO: 06/08/12 TOTAL: FECHA TERMINACION:
ESTRATEGIAS
TEMAS DOCENCIA TEMAS TRABAJO EVALUACIÓN BIBLIOGRAFÍA
SEMANA EJES TEMÁTICOS METODOLÓGICAS O ACCIONES COMPETENCIAS
DIRECTA INDEPENDIENTE ACADÉMICA (capítulos, páginas)
PEDAGÓGICAS
Objetivos
Metodología
Bibliografía
Diseña y resuelve
Circuitos
Preparar tema circuitos digitales
INTRODUCCIÓN. secuenciales,
siguiente, registros Clase tipo exposición con secuenciales con
LÓGICA latches, flip-
1 contadores. participación de los flips flop empleando [1], Cap. 5, pag 182
SECUENCIAL flop,circuitos
Entregar ejercicios estudiantes las tablas de estado
SÍNCRONA secuenciales
próxima clase y los diagramas de
temporizados,
estado
ecuaciones de
estado, tabla de
estados, diagrama
de estados
Registros de Comprende los
Clase tipo exposición con
REGISTROS Y desplazamiento, Preparar tema de conceptos de Recepción de [1], Cap. 6, pag.
2 participación de los
CONTADORES registro de memorias paralelo y serial, ejercicios (<=5) 242
estudiantes
desplazamiento desplazamiento y
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2. universal, rotación. Utiliza los
contadores registros de
Presentación del desplazamiento para
software ISE resolver problemas
lógicos
Comprende las
operaciones básicas
Terminología de la Consultar tipos de en una memoria,
memoria, memoria con los Diferencia los tipos
Se responderán
operaciones que cuenta la Clase tipo exposición con de ella, Conoce
preguntas [2], Cap. 11, pag.
3 MEMORIAS generales de la tarjeta Nexys 2 y participación de los como interconectarla
individuales y en 621
memoria, sus características. estudiantes con otro dispositivo
grupo
conexiones entre Realizar ejercicios sea para ampliar la
CPU y la memoria de uso de memoria capacidad del
sistema o para
ampliar el bus
Notación RTL,
Máquinas de estado
algorítmico (ASM),
Multiplicador binario
secuencial,
Diseño a nivel de Clase tipo exposición con Analiza y abstrae un
Lógica de control, Realizar ejercicios Recepción de [1], Cap. 8, pag 334
4 transferencia de participación de los problema y lo
Diseño con de ASM ejercicios (<=5)
registros estudiantes expresa como ASM
multiplexores,
Diseño libre de
carreras,
Diseño libre de
latches
Modelo Mealy y
Clase tipo exposición con Analiza y abstrae un Recepción de
Máquinas de estado modelo Moore, Realizar ejercicios [3], Cap. 5, pag.
5 participación de los problema y lo ejercicios de
finito (FSM) Ejemplo de FSM 107
estudiantes expresa como FSM ASM (<=5)
Recepción de
Propuesta de
6 Parcial Evaluación escrita ejercicios de
proyecto
FSM (<=5)
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3. Conceptos de
herramientas CAD-
EDA, Diseño
Bottom-Up, Diseño
Top-Down, Ventajas [4], Cap 1, pag. 1
Metodología de
del diseño Top-
diseño en VHDL
Down, Ingeniería
concurrente
Planea, Diseña y
El lenguaje VHDL, Ejercicios básicos Clase tipo exposición con programa en VHDL
7 VHDL describe con la tarjeta participación de los para resolver un
estructura y Nexys 2 estudiantes problema
comportamiento,
Ejemplo básico de
Introducción al descripción VHDL,
lenguaje VHDL Presentación del [5], Cap. 3 pag 21
proyecto final
Operadores y
expresiones, Tipos
de datos, Tipos
escalares, Tipos
Elementos compuestos,
sintácticos de VHDL Subtipos de datos,
Atributos, Elaborar el primer Clase tipo exposición con Recepción de [5], Cap 4, pag 27
Organiza, planea su
8 Declaración de avance del participación de los programas en
proyecto
constantes, proyecto estudiantes VHDL (<=5)
variables y señales,
Declaración de
entidad y
arquitectura,
Desarrollo de
ejercicios en
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4. programación VHDL
Ejecución [5], Cap 5, pag 39
Ejecución concurrente y [6] Cap 9 pag 232
concurrente ejecución serie,
descripción
comportamental
RTL, Estructuras de
la ejecución serie
[5], Cap 45, pag 45
Descripción serie Diferencias entre [6], Cap 3, pag 42
comportamental variable y señal,
abstracta estructuras de la
ejecución serie
Subprogramas,
Declaración de
procedimientos y
funciones, Llamadas
a subprogramas,
Sobrecarga de
Respeta los tiempos
operadores,
de entrega, crea y
Subprogramas, Bibliotecas, Clase tipo exposición con Entrega del
Realiza avances resuelve situaciones
9 paquetes y paquetes y participación de los primer avance [5], Cap 7, pag 57
del proyecto presentadas durante
bibliotecas unidades, Paquetes: estudiantes del proyecto
la elaboración del
PACKAGE y
proyecto
PACKAGE BODY,
Configuración:
CONFIGURATION,
Desarrollo de
ejercicios en
programación VHDL
Los retrasos y la
simulación, Retrasos
VHDL para Revisión y discusión de los
10 inerciales y [5], Cap 8, pag 67
simulación avances del proyecto
transportados,
Descripción de un
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5. banco de pruebas,
Notificación de
sucesos, Procesos
pasivos, Desarrollo
de ejercicios en
programación VHDL
Entrega avance del Revisión y discusión de los
11
proyecto avances del proyecto
Restricciones en la
descripción,
Construcciones
básicas, Descripción
de lógica Continúa con la
Revisión y discusión de los
12 VHDL para síntesis combinacional, elaboración de su [5], Cap 9, pag 75
avances del proyecto
Descripción de proyecto
lógica secuencial,
Desarrollo de
ejercicios en
programación VHDL
Buses y resolución
Continúa con la
Buses y resolución de señales, Revisión y discusión de los
13 elaboración de su
de señales descripción de avances del proyecto
proyecto
máquinas de estado
Errores mas
comunes usando Continúa con la
Utilización del Revisión y discusión de los
14 VHDL, ejemplos elaboración de su
lenguaje VHDL avances del proyecto
para simulación y proyecto
síntesis
Revisión
Exposición del
15 completa del
proyecto final
proyecto
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6. 16
Bibliografía
[1] M. Morris Mano y M. D. Ciletti, Digital Design, Fourth ed., Pearson, Prentice Hall.
[2] R. J. Tocci y N. S. Widmer, Sistemas Digitales Principios y aplicaciones, Sexta ed., Pearson Educacioón, 1996.
[3] P. P. Chu, FPGA Prototyping by examples. Xilinx spartan-3 version, Hoboken, New Jersey: Wiley-Interscience, 2008.
[4] P. J. Ashenden y J. Lewis, The designer's guide to vhdl, Third ed., Morgan Kaufmann Publisher, 2008.
[5] D. L. Perry, Vhd: programming by example, Fourth ed., McGraw-Hill, 2002.
[6] F. Pardo Carpio, «VHDL Lenguaje para descripción y modelado de circuitos,» Universidad de Valencia, 1997.
OBSERVACIONES
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FIRMA DEL DOCENTE FIRMA DIRECTOR DE DEPARTAMENTO
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