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Vitisのご紹介とAmazon EC2 F1体験デモ
- 1. © Copyright 2020 Xilinx VitisによるFPGAアクセラレータ開発と Amazon EC2 F1デモ ザイリンクス株式会社 データセンターグループ ストラテジックアプリケーションエンジニア 安藤 潤 2020/7/29
- 2. © Copyright 2020 Xilinx アジェンダ 2 Vitisとは？ Vitisによる開発の流れ F1インスタンスで体験してみよう（デモ）
- 3. © Copyright 2020 Xilinx Vitisとは？ 3
- 4. © Copyright 2020 Xilinx エッジからクラウドまでを対象とするFPGA開発プラットフォーム 4 ビルド デプロイ Zynq-7000 Zynq UltraScale+ MPSoC Alveo Versal ACAPs 組み込み開発者 アプリケーション開発者 インフラ開発者 データサイエンティスト クラウド 本日ご説明する対象 無償！
- 5. © Copyright 2020 Xilinx FPGA 従来のFPGAアクセラレータ開発 5 カーネル MC制御 DMA PCIe I/F ホスト アプリケーション DMAドライバ Linux ユーザー空間 API データ転送 カーネル実行制御 並列制御 リソースマネジメント DMA制御 パーシャルリコンフィグ Flash書き換え カード監視 クロック/リセット設計 各IP周り設計 コントローラ AXIバス設計 レジスタマップ パーシャルリコンフィグ マイコンとの通信 シミュレーション 合成、配置配線 タイミング収束 アクセラレータの実現までに膨大な開発工数が必要！
- 6. © Copyright 2020 Xilinx FPGA VitisによるFPGAアクセラレータ開発 6 ホスト Linux Vitisが提供するプラットフォームを活用し アクセラレータの本質的な開発に注力できる！ アクセラレータを効率的に 動かすための仕組みを OpenCL規格に沿って提供 （オープンソース） カード管理のためのツール群 検証済みのデザインを提供 DMA PCIe I/FXRTドライバ OpenCL Runtime API カーネル MC制御 アプリケーション ユーザー設計 自動生成 プラットフォーム カーネルに応じて つなぎの回路を自動生成
- 7. © Copyright 2020 Xilinx Vitis 統合ソフトウェアプラットフォーム 7 XRT（ランタイムライブラリ） Vitisターゲットプラットフォーム ドメイン特化型 開発環境 Vitis開発ツール Vitisライブラリ 画像処理 線形代数 Vitis AI Vitisビデオ パートナー ソリューション 数理ファイナンス アナライザ デバッガコンパイラ エッジ オンプレ クラウド
- 8. © Copyright 2020 Xilinx Vitisターゲットプラットフォーム ※PCIeアクセラレータカードの場合 8 ターゲットプラットフォーム スタティック領域 PCIeインターフェース、XDMA コンフィギュレーションおよび ライフサイクル管理 ダイナミック領域 ユーザーカーネル AXIインターコネクト DDRメモリコントローラ デバッグロジック XRT FPGAイメージのダウンロード ホストとデバイス間のデータ転送 カーネル実行管理 デバッグ、プロファイル カード管理 FPGA スタティック領域 ダイナミック領域 ドライバ XRT Core Library OpenCL Runtime API ツール・ ユーティリティ XRT GitHub: https://github.com/Xilinx/XRT
- 9. © Copyright 2020 Xilinx Vitisによる開発の流れ 9
- 10. © Copyright 2020 Xilinx Vitis統合ソフトウェアプラットフォーム 10 XRT（ランタイムライブラリ） Vitisターゲットプラットフォーム Vitis開発ツール Vitisライブラリ 画像処理 線形代数 Vitis AI Vitisビデオ パートナー ソリューション 数理ファイナンス アナライザ デバッガコンパイラ エッジ オンプレ クラウド ドメイン特化型 開発環境
- 11. © Copyright 2020 Xilinx アクセラレータ開発の流れ 11 カーネル設計アプリケーションのプロファイル、 オフロード対象の切り出し ビルド・デバッグ・検証・解析を 繰り返し、目標性能達成 デプロイ ランタイム アプリケーション＆ FPGAイメージ 1 2 3 4 C++
- 12. © Copyright 2020 Xilinx カーネル設計方法 12 Vivado 高位合成 (HLS) RTL 21 Vitis ライブラリ 3
- 13. © Copyright 2020 Xilinx ① 高位合成（HLS）でカーネルを設計 13 HLS: High Level Synthesis C++ による高抽象度記述 高い設計生産性 ! 短く簡潔なコード 最適化済みライブラリ 高速なCシミュレーション 生成されたRTLの自動シミュレーション 高位合成 RTL検証の自動化 デザインステップ • Cシミュレーション • C合成 • 協調シミュレーション RTL IP 最適化 ライブラリ コンパイラ 指示子 C++
- 14. © Copyright 2020 Xilinx f(int in[20], int out[20]) { int a,b,c,x,y; for(int i = 0; i < 20; i++) { x = in[i]; y = a*x + b + c; out[i] = y;} f(int in[20], int out[20]) { int a,b,c,x,y; for(int i = 0; i < 20; i++) { x = in[i]; y = a*x + b + c; out[i] = y; } a Adapter - AXI - FIFO - RAM Adapter - AXI - FIFO - RAM 制御論理– FSM i v v v x b c y v v v v v v v アクセラレータを簡単なコードで記述 14 HLSが回路のインターフェースと制御論理を自動で実装
- 15. © Copyright 2020 Xilinx FPGAの特長を活かした性能の最適化 15 演算の カスタマイズ • マイクロアーキテクチャ • 並列処理 メモリの 適応 • オンチップメモリ • シフトレジスタ データ型の 最適化 • 演算精度を調整
- 16. © Copyright 2020 Xilinx ② RTL設計資産を活用 16 RTLデザインを 2 ステップで統合 ステップ 1: RTLコードをVivado IPとしてパッケージ ステップ 2: Xilinx Objectファイル (.xo) にパッケージ オプション: Cモデルがあれば高速なシミュレーションが可能 RTL Kernel Wizardによる自動生成 VitisやVivadoのGUIからウィザードを起動 ウィザードによりステップ1と2を自動で実行 RTL IP Xilinx Object (.xo)
- 17. © Copyright 2020 Xilinx ③ Vitisライブラリを利用 17 最適化済みの500以上の関数を提供 ビジョン・画像 数理ファイナンス データ解析・ データベース データ圧縮 セキュリティ 数学 線形代数 統計 信号処理 ユーティリティ ドメイン特化ライブラリ 共通ライブラリ
- 18. © Copyright 2020 Xilinx 3つの抽象レベルで提供 Leverage as-is, Modify or Combine with Custom Code 18 ターゲット プラットフォーム XRT（ランタイムライブラリ） L3 Host code L1 L2 L1 L1 L1 L3 オーバーレイ • アプリケーションから利用で きるソフトウェアAPI • ビルド済みFPGAイメージ • カスタマイズ、再ビルド • 最適化済みのカーネル • 必要に応じてカスタマイズしVitis 開発ツールでビルド • データ転送や起動はXRTで管理 • カーネル設計のための基本的 なHLS関数 • カスタマイズしたり、他のプ リミティブやカーネルと組み 合わせる • Vitis開発ツールでビルドが必要 ソフトウェアAPI (Level 3) カーネル (Level 2) プリミティブ (Level 1)
- 19. © Copyright 2020 Xilinx オープンソースで誰でも利用可能 Access Everything You Need to Get Started 19 幅広いドキュメント 抽象レベルごとの ディレクトリ構造 ソースコード Apache 2.0 License ベンチマーク サンプルコード、 テストケース https://github.com/Xilinx/Vitis_Libraries
- 20. © Copyright 2020 Xilinx コンパイルとリンク 20 RTL IPs C++ HLS Vitisライブラリ Xilinx Object (.xo) RTL Kernel Wizard Vitis Compiler (v++) Xilinx Object (.xo) Vitis Compiler (v++) Xilinx Object (.xo) Compiled Accelerator Vitis Linker (V++) Vitis Target Platform カーネル オブジェクト FPGAイメージ コンパイル リンク
- 21. © Copyright 2020 Xilinx アクセラレータ開発フローのまとめ 21 コンパイラ・リンカ アクセラレータ RTL アプリケーション 開発 Deployed Application (On-Premise, Cloud) Application Code GCC/G++ Vitis開発ツール C++ Executable Compiled Accelerators 高速化 ライブラリ PCIe Express Xilinx Runtime Deployed Accelerators Xilinx Runtime User API エミュレーション 解析 デバッグ X86 Host Xilinx Accelerator Card
- 22. © Copyright 2020 Xilinx F1インスタンスで体験してみよう 22
- 23. © Copyright 2020 Xilinx デモの流れ 23 1. F1インスタンスを作成する 2. Vitisをセットアップする 3. Vitisライブラリのアプリを動かしてみる https://www.acri.c.titech.ac.jp/wordpress/archives/377 ACRiブログのチュートリアルに沿ってF1インスタンスを動かすまでの手順を見ていきます
- 24. © Copyright 2020 Xilinx デモ 24 YouTube: F1インスタンスでFPGAアクセラレータを体験してみよう
- 25. © Copyright 2020 Xilinx Thank You