1. BAB FLIP-FLOP
III
Gerbang dasar adalah komponen sederhana yang tidak bisa menyimpan nilai. Ide untuk menyimpan nilai
dalam rangkaian sejalan dengan kebutuhan tempat penyimpanan dan komponen-komponen lain.
Rangkaian yang digunakan adalah rangkaian sekuensial yaitu rangkaian yang salah satu masukannya
merupakan keluaran dari sistem tersebut. Dengan rangkaian sekuensial ini, kita dapat menyimpan nilai
dalam rangkaian. Rangkaian sekuensial sederhana adalah flip-flop yaitu rangkaian yang dapat
menyimpan nilai 1 bit.
Flip-flop adalah nama umum yang digunakan untuk rangkaian sekuensial yang terdiri dari
beberapa gerbang logika yang menyimpan nilai dan dapat diakses melalui jalur keluarannya. Nilai yang
terdapat dalam flip-flop akan tetap tersimpan walaupun sinyal masukannya tidak aktif.
Flip-flop memiliki 2 nilai keluaran yang satu sama lain nilainya berkebalikan. Keluaran ditandai
dengan Q dan Q’ dan symbol lainnya. Rangkaian ini banyak digunakan untuk tempat menyimpan data
digital dan menstransfernya. Kombinasi beberapa flip-flop membentuk satu fungsi khusus dinamakan
Register.
3.1 Flip-Flop Set-Reset (SR Flip-Flop)
SR Flip-flop dibangun dari beberapa gerbang logika. SR Flip-flop memiliki dua buah masukan
S untuk Set dan R untuk Reset. Gerbang NAND biasa digunakan untuk membngun SR Flip-flop. Simbol
logika menunjukkan dua masukan yang diberi label dengan Set dan Reset. SR Flip-flop ini mempunyai
dua keluaran komplementer. Keluaran ini diberi label Q dan Q’. Nilai Q dengan Q’ selalu berlawanan.
Gambar 3.1 : Rangkaian SR Flip-Flop
Sinyal SR yang masuk ke dalam flip-flop dapat memiliki 4 kemungkinan kondisi yaitu 00, 01, 10,
dan 11. Pada saat SR bernilai 00 maka kondisi flip-flop tidak berubah, nilai Q akan seperti nilai
sebelumnya. Jika SR bernilai 01 maka keluaran Q akan bernilai 0, kondisi ini akan menyebabkan flip-flop
Reset. Jika SR bernilai 10 maka keluaran Q akan bernilai 1 atau flip-flop Set. Bagaimana bila SR bernilai
11, ini menarik, karena kondisi ini menyebabkan keluaran Q tidak pasti, tergantung sinyal mana yang
datang lebih cepat. Kondisi ini disebut kondisi berlomba (race condition). Karena nilai Q tidak pasti maka
kondisi ini tidak digunakan. Kondisi QQ’ bernilai 00 terjadi pada saat perpindahan dari nilai SR 01 ke-10.
Jika delay ∆ menunjukkan penundaan pada setiap gerbang, maka rumus umum persamaan
Boolean untuk SR flip-flop sebagai berikut :
Q(t + 2∆) = (R (t + ∆) . ([S (S(t) + y (t + ∆)]’)’
= (R (t + ∆)’ . [S (S(t) + y (t + ∆)]
Berdasarkan prilaku SR Flip-Flop dapat ditulis dalam tabel kebenaran berikut :
Organtsasi dan Arsitektur Komputer - Flip Flop

2. Tabel 3.1 : Tabel Kebenaran SR Flip-Flop
Masukan SR
00 01 10 11
Kondisi Q 0 0 0 1 *
1 1 0 1 *
Berdasar tabel kebenaran di atas dapat dibaca bahwa jika masukan SR bernilai 00 maka kondisi
Q akan tetap seperti semula, bila awalnya bernilai 0 maka akan tetap bernilai 0 dan sebaliknya. Jika
masukan SR bernilai 01, apa pun kondisi sebelumnya, Q akan bernilai 0. Jika masukan SR bernilai 10,
apa pun kondisi sebelumnya, Q akan bernilai 1.
Simbol untuk SR Flip-flop sebagai berikut :
Set S Q Normal
Masukan Keluaran
Reset R Q’ Komplementer
Gambar 3.2 : Simbol SR Flip-Flop
Detak (Clok)
SR Flip-Flop di atas bekerja secara asinkron. Nilai S dan R dapat berubah kapan saja dan dalam tempo
yang tidak bersasmaan. Detak (clock) ditambahkan pada sisi masukan untuk menjaga sinyal agar
bekerja dalam tenggang tempo yang bersamaan. Kendali ini membantu flip-flop lebih stabil. Detak
ditambahkan sebelum sinyal S dan R masuk ke dalam rangkaian flip-Flop. Masing-masing sinyal
masukan di NAND-kan dengan detak.
Pada saat detak bernilai 0, tidak ada perubahan sinyal yang masuk ke dalam flip-flop.
Sebaliknya, jika detak bernilai 1 maka kondisi keluaran flip-flop, Q, akan menyesuaikan dengan kondisi
masukan S dan R, berdasar aturan dalam tabel kebenaran.
SR Flip-Flop yang disempurnakan memiliki 3 sinyal masukan dan 2 jalur keluaran.
Gambar 3.3 : SR Flip-Flop ditambah Detak (Clock)
Simbol untuk SR Flip-Flop yang telah ditambahkan detak :
Organtsasi dan Arsitektur Komputer - Flip Flop

3. Set S Q Normal
Masukan
Detak CK FF Keluaran
Reset R Q’ Komplementer
Gambar 3.4 : Simbol SR Flip-Flop ditambah Detak (Clock)
3.2 Flip-Flop Data (D Flip-Flop)
Kelebihan flip-flop adalah dapat menyimpan nilai satu bit pada jalur keluarannya. Kelebihan ini
memungkinkan flip-flop digunakan sebagai rangkaian untuk menyimpan data, sebagai sel memori.
Gambar 3.5 : Simbol D Flip-Flop
D flip-flop dirancang untuk menyimpan satu bit 0 atau 1. Dengan sedikit modifikasi SR flip-flop,
D flip-flop dapat melakukan fungsi tersebut. Sel penyimpanan data hanya perlu dua kondisi yaitu bernilai
0 atau 1. Karakter tersebut diperoleh dengan mengatur nilai S dan R agar tidak bernilai sama. Nilai
SR=01 menyebabkan flip-flop bernilai 1 dan nilai SR=10 menyebabkan flip-flop bernilai 0. Diperlukan
konverter antara masukan S dan R agar nilai keduanya berkebalikan.
Berikut ini rangkaian D flip-flop hasil modifikasi dari rangkaian SR flip-flop :
 Pada saat D bernilai 1 menyebabkan keluaran Q akan bernilai 1 pada kondisi berikutnya (next state).
Sebaliknya, Q bernilai 0 pada saat D bernilai 0. Karakter ini sesuai dengan karakter tempat
penyimpanan 1 bit.
Berdasarkan perilaku D flip-flop maka tabel kebenaran sebagai berikut :
Tabel 3.2 : Tabel Kebenaran D flip-flop
CK D Q
0 Φ NC
1 0 0
1 1 1
D flip-flop akan bekerja jika nilai CK=1. Pada saat CK tidak aktif maka apa pun nilai D, nilai flip-flop tidak
berubah (NC, No Change). Pada saat CK aktif maka sinyal D berfungsi. Kondisi Q tergantung dari
masukan D.
Organtsasi dan Arsitektur Komputer - Flip Flop

4. Simbol
Simbol untuk D flip-flop adalah :
Set D Q Normal
Masukan
Detak CK FF Keluaran
Reset R Q’ Komplementer
Gambar 3.6 : Rangkaian D Flip-Flop
Pemicu Tepi
Aktif atau tidaknya suatu flip-flop dikendalikan oleh detak CK yang masuk. Jika detak bernilai 1 maka flip-
flop aktif. Kapankah perubahan detak (Clock, CK) adalah dari pulsa yang senantiasa berubah nilainya
dari 0 ke 1 atau sebaliknya. Detak memiliki frekuensi. Perubahan detak inilah yang dijadikan pemicu bagi
komponen flip-flop untuk berubah. Pada saat terjadi perubahan detak dari 0 ke 1 maka gerbang-gerbang
akan aktif dan nilai D akan masuk ke dalam flip-flop.
Perubahan flip-flop yang dipicu oleh perubahan tegangan detak dari 1 ke 0 disebut pemicuan tepi
(edge triggering), karena flip-flop bereaksi pada saat detak berubah keadaan. Pemicuan terjadi pada
awal pulsa naik. Proses itu disebut pemicuan tepi positif. Perubahan keadaan terjadi pada saat pulsa
naik.
Diagram Detak (Clock Diagram)
Perubahan kondisi flip-flop disebabkan oleh perubahan detak, dapat digambarkan dalam diagram detak,
sebagai berikut :
D
CK
Q
Gambar 3.7 : Diagram Detak D Flip-Flop
Preset dan Clear`
Preset
Preset dan Clear adalah dua buah jalur yang
ditambahkan pada flip-flop tanpa harus
menunggu detak. Pengaktifan Preset
menyebabkan nilai flip-flop berubah langsung
menjadi 1, apapun kondisi sebelumnya.
Pengaktifan Clear menyebabkan nilai flip-flop
Q
berubah langsung menjadi 0.
Nilai Preset dan Clear tidak boleh
CK
sama-sama rendah karena akan menyebabkan
Q kondisi pacu. Bila Preset bernilai 0 dan Clear
bernilai 1, maka isi flip-flop akan di-reset.
Sebaliknya jika Preset bernilai 1 dan Clear
D
bernilai 0 maka isi flip-flop akan di-set.
Clear
Gambar 3.8 D Flip-Flop dengan Sinyal Preset & Clear
Organtsasi dan Arsitektur Komputer - Flip Flop

5. Simbol
Simbol D flip-flop dengan pemicuan tepi positif sebagai berikut :
PR
D Q
Detak CLK FF
Q’
CLR
Gambar 3.9 D Flip-Flop Pemicuan Tepi Positif
Tanda segitiga pada detak (CLK) menunjukan adanya proses pemicu tepi untuk mengaktifkan
flip-flop.
3.3 JK Flip-Flop
Kelemahan SR flip-flop adalah terdapat kondisi pacu (race condition) yang tidak terprediksi yaitu
pada saat nilai SR = 11. Pada JK flip-flop dibuat jalur balik dari masing-masing keluaran Q dan Q’ menuju
gerbang masukan NAND, hal ini tidak masalah karena gerbang NAND dapat memiliki lebih dari dua
masukan.
Nama JK flip-flop diambil untuk membedakan dengan masukan pada SR flip-flop karena ada
perubahan ada perubahan jalur balik di atas. Secara umum cara kerja JK flip-flop sama dengan SR flip-
flop. Perbedaannya pada saat JK bernilai 11 yang menyebabkan kondisi keluaran berubah (1  0 dan
0  1) atau toggle.
Rangkaian JK Flip-Flop
JK flip-flop memiliki 2 masukan yang biasanya
ditandai dengan huruf J dan K. Jika J dan K
J berbeda maka keluaran Q akan sama dengan nilai
Q J pada detak berikutnya (next clock). Jika J dan K
keduanya 0 maka tidak terjadi perubahan apa-apa
pada flip-flop. Jika J dan K keduanya 1 maka
CK kondisi Q akan berubah dari kondisi sebelumnya,
Jika sebelumnya Q bernilai 0 maka akan bernilai 1
Q’ dan sebaliknya.
K
Karakter JK flip-flop yang lebih pasti untuk
semua kondisi maka flip-flop ini yang banyak
digunakan untuk membangun berbagai komponen
Gambar 3.10 Rangkaian Flip Flop JK register seperti : register geser (shift register),
pencacah biner (binary counter), pendeteksian
sekuensial (sequence detector) dan lain-lain.
Tabel 3.3 : Tabel Kebenaran JK flip-flop
Masukan Keluaran
J
PR
Q
J K CK Q
0 0 Naik Q (tidak berubah)
Detak CK FF 0 1 Naik 0
1 0 Naik 1
K
CLR
Q’
1 1 Naik Q’ (komplemen)
Φ Φ Turun Q (tidak komplemen)
Keterangan :
Gambar 3.11
Φ = apapun kondisinya (don’t care)
Simbol JK Flip-Flop
Organtsasi dan Arsitektur Komputer - Flip Flop

6. Pada saat CK naik / Aktif/bernilai 1 maka kondisi keluaran Q ditentukan oleh masukan JK. Kondisi Set
(keluaran bernilai 1) tercapai pada saat JK bernilai 10. Kondisi Reset (keluaran bernilai 1) tercapai pada
saat JK bernilai 01. Pada flip flop JK tidak ada lagi kondisi pacu seperti pada flip slop SR. Pada saat JK
bernilai 11 maka nilai keluaran Q akan berubah-ubah (toggle) pada saat setiap detaknya.
Diagram Detak (Clock Diagram)
Perubahan kondisi flip-flop disebabkan oleh perubahan detak, dapat digambarkan dalam diagram detak.
Pada diagram tersebut digambarkan bagaimana pengaruh setiap perubahan detak terhadap nilai
keluaran JK flip-flop.
Keluaran akan berubah-ubah pada saat CK naik
J Jika JK = 11
Tidak berubah jika
J=K=0
K
CK
Q
Keluaran akan berubah
Jika J = K = 1
Keluaran berubah pada
saat nilai J = K
Gambar 3.12 Diagram Detak JK Flip-Flop
JK Flip-Flop Master dan Slave
Flip-flop Master-Slave dibangun agar kerja JK flip-flop lebih stabil yaitu dengan menggabungkan dua
buah JK flip-flop. Flip-flop pertama disebut Master dan flip-flop kedua disebut Slave. Master merupakan
flip-flop yang diatur oleh sinyal pendetak pada saat naik (positif), sedangkan Slave merupakan flip-flop
yang diatur oleh sinyal pendetak pada saat turun (negatif). Pada saat sinyal detak berada pada kondisi
naik, Master yang aktif dan Slave menjadi tidak aktif dan sebaliknya pada saat sinyal detak pada kondisi
turun, Master tidak aktif dan Slave aktif.
PR PR
J Q J Q
Detak CK FF CK FF
K Q’ K Q’
CLR CLR
Gambar 3.13 JK Flip-Flop Master-Slave
3.4 Toggle Flip Flop (T Flip Flop)
T flip-flop adalah kondisi khusus dari JK Simbol
flip-flop Masukan T dihubungkan dengan JK
sekaligus. Pada T flip-flop, J dan K akan bernilai
PR
sama 00 atau 11. J Q
Detak CK FF
K Q’
CLR
Gambar 3.14 T Flip Flop berasal dari JK Flip Flop
Organtsasi dan Arsitektur Komputer - Flip Flop

7. Tabel 3.4 : Tabel Kebenaran T Flip Flop
Masukan Keluaran
T CK Q
0 Naik Q (Tidak Berubah)
1 Naik Q’ (Komplemen)
Φ Turun Q (Tidak Berubah)
Pada saat CK naik maka kondisi keluaran Q tergantung pada masukan T. Kondisi keluaran Q berubah-
ubah (toggle) dicapai pada saat masukan T bernilai 1. Jika CK turun tidak ada perubahan pada flip-flop.
Simbol
PR
T Q
CK FF
Q’
CLR
Gambar 3.15 Simbol T Flip Flop
Organtsasi dan Arsitektur Komputer - Flip Flop