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Webinar: Projeto de Hardware: ASIC e FPGA

Este webinar discutirá brevemente sobre o processamento de algoritmos por Software e por Hardware, quais as decisões e compromissos de escolhas envolvidos em um projeto de hardware;
Mostrará um possível fluxo de projeto de ASIC e algumas etapas de um projeto de FPGA;
Detalhará o projeto do CHIP SAMPA, um projeto desenvolvido por pesquisadores brasileiros com colaboração internacional;
Discutirá o emprego de FPGAs tanto para testes, no caso SAMPA, quanto para tratamentos de dados, no caso, para o ASIC Medipix, um ASIC desenvolvido pelo CERN como sensor de fótons.

Assista o webinar em: https://www.embarcados.com.br/webinar-projeto-de-hardware-asic-e-fpga/

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Webinar: Projeto de Hardware: ASIC e FPGA

  1. 1. Projeto de Hardware: ASIC e FPGA Mais próximos do que nunca!
  2. 2. 2/32
  3. 3. Sumário • Escolhas em um projeto • Software x Hardware • Cadeia produtiva e etapas • ASIC • Fluxo de projeto • FPGA • Fluxo de projeto • Estudos de caso de uso • SAMPA chip • Medipix chip • Conclusões • Discussão 3/32
  4. 4. Tradeoff(s) • Processamento de algoritmos (vídeo, áudio, sensor) por Software (sw) ou Hardware (hw) ? • CONSTRAINTS! • Processamento por sw é mais flexível (compilação); • Processamento por hw é mais rápido (direto); • Desempenho x Consumo de energia x Área (PPA). https://www.embarcados.com.br/asic-assp-soc-fpga/ 4/32
  5. 5. Programação x Descrição de HW • Programas (alto nível) são compilados para arquiteturas de processadores: https://sergioprado.org/desmistificando-toolchains-em-linux-embarcado/ TOOLCHAIN 5/32
  6. 6. Programação x Descrição de HW • Descrição de HW: Verilog/System Verilog ou VHDL • Síntese de alto nível ou HLS • Síntese -> Netlist • Register Transfer Level (RTL) => • Transaction Level Modeling (TLM) 6/32
  7. 7. Cadeia Produtiva Produto: • IC • ASIC/FPGA • IP 7/32 Microeletrônica: qual é a ambição do Brasil? (2015) https://web.bndes.gov.br/bib/jspui/handle/1408/4282
  8. 8. Produto Eletrônico: Etapas • Especificação; • Projeto; • Co-design • Fabricação • CMOS • Testes • Wafer • Package • 1º e 2º Montagem • First-level interconnect: • Wirebond, Flip Chip, TSV • PCB https://www.sciencedirect.com/topics/computer-science/manufacturing-test 8/32
  9. 9. Automatic Test Equipment - ATE • Design for Testability ( DFT) • Verificação de fabricação (manufacture); • Wafer Map • Stuck at faut • Teste exaustivo https://www.infineon.com/cms/en/careers/working-at-infineon/manufacturing/ 9/32
  10. 10. ASIC - Application Specific Integrated Circuit Front end Back end ● Design (EDA) : Cadence Mentor Graphics (Siemens) Synopsys Fluxo digital ● Foundry (PDK): TSMC IBM INTEL … 10/32
  11. 11. Etapa de equivalência síntese- Conformal 11/32
  12. 12. Innovus Uso de Scripts com as ferramentas! 12/32 https://inst.eecs.berkeley.edu/~ee241/sp20/assignments/EE241B_Lab_1_sp20.pdf
  13. 13. ASIC - Fluxo Analógico Especificação e constraints; Projeto; Simulações; Design rule checker (DRC); Extração de circuito; layout-versus-schematic (LVS); Simulações 13/32
  14. 14. Simulação - Circuito extraído 14/32
  15. 15. FPGA - Field Programmable Gate Array ● No passado, FPGAs eram consideradas uma maneira relativamente rápida e simples para entrar no mercado antes de investir no desenvolvimento de ASICs. ● Hoje, FPGAs e eFPGAs são usadas em diversas aplicações (end user) : cloud computing, AI, machine learning, e deep learning. FABLESS: The Transformation of The Semiconductor Industry DANIEL NENNI - semiwiki.com 15/32 ● FPGA + Hard-silicon processor core
  16. 16. FPGA - Field Programmable Gate Array ● Fluxo de projeto (Vivado - Xilinx) ● Vitis - SDK 16/32
  17. 17. Exemplo Vivado 17/32
  18. 18. Estudos de caso • SAMPA chip (USP - CERN) • Medipix3RX chip (CERN) 18/32 ALICE
  19. 19. SAMPA chip O ASIC SAMPA é um front-end para experimentos (TPC e MCH) do ALICE- CERN, projetado para ser um readout de cargas provenientes de colisões de partículas. Mundo analógico e digital! https://ieeexplore.ieee.org/document/8772086 A Monolithic 32-Channel Front End and DSP ASIC for Gaseous Detectors 19/32
  20. 20. SAMPA chip Hardwired DSP (Tolerante à radiação) projetado para compressão de dados e transmissão. 20/32
  21. 21. SAMPA chip • Instalação de ~50 mil chips • Consumo de potência:grande constraint SAMPA varia de 260 a 400 mW. • Área de 85 mm² com ~36M transistores! 21/32
  22. 22. SAMPA + FPGA 22/32 https://ieeexplore.ieee.org/document/7543104 High Speed Continuous DAQ System for Readout of the ALICE SAMPA ASIC FPGA usada para testar e validar o SAMPA.
  23. 23. Sistema de aquisição no Quartus 23
  24. 24. Validação do SAMPA (ATE) 1) UART 2) Ethernet 3) HPS 4) FPGA 5) SAMPA ASIC 24/32 https://ieeexplore.ieee.org/document/8347236 A flexible stand-alone FPGA-based ATE for ASIC manufacturing tests
  25. 25. Resultado ATE • Economia de dinheiro; • Testes dos ASICs; 25/32
  26. 26. Medipix chip • Desenvolvido pelo CERN para ser um Pixel Detector Readout • Solução híbrida (Sensor + ASIC) para "ler" desde raio-X até fótons. IBM 0.13μm CMOS technology with 8 metal layers https://iopscience.iop.org/article/10.1088/1748-0221/8/02/C02016/meta The_Medipix3RX: A high resolution, zero dead-time, pixel detector readout chip allowing spectroscopic imaging 26/32
  27. 27. • Cada chip contém 256 × 256 "pixels" • Área ~199 mm² https://iopscience.iop.org/article/10.1088/1748-0221/8/02/C02016/meta The_Medipix3RX: A high resolution, zero dead-time, pixel detector readout chip allowing spectroscopic imaging Medipix chip 27/32
  28. 28. Medipix chip IBM 0.13μm CMOS technology with 8 metal layers https://iopscience.iop.org/article/10.1088/1748-0221/8/02/C02016/meta The_Medipix3RX: A high resolution, zero dead-time, pixel detector readout chip allowing spectroscopic imaging 28/32 • layout de 4 pixels ( Analógico e Digital) => • Área reduzida para atender especificação de resolução • Consumo de potência entre 800 mW
  29. 29. SPIRD - a general-purpose readout system até 20 Gbps de fluxo de dados! 29/32 https://iopscience.iop.org/article/10.1088/1748-0221/12/02/C02040/pdf Medipix + FPGA
  30. 30. Mobipix (CNPEM) https://indico.cern.ch/event/267425/attachments/477859/661149/Timepix3_final.pdf The Timepix3 chip 30/32 ~6.29 Gbps de fluxo de dados! Medipix + FPGA
  31. 31. Conclusões • Escolhas de desempenho/consumo/área/custo direcionam o projeto e sua implementação • Projetos de hardware envolvem várias etapas/pessoas/tecnologias/ferramentas • ASIC + FPGA podem fazer parte de um mesmo produto 31/32
  32. 32. Discussão https://www.linkedin.com/in /dionisiocarvalho/ dionisio.carvalho@usp.br 32/32
  33. 33. Obrigado 33/32

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