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SDSoC で AXI Stream と hls::stream を使うという話。まだ、完全に達成しているわけではありません。 Solaris のドライバの話でもありません。
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第1回FPGAスタートアップセミナー(2016/11/20@サイボウズ本社)でのLT資料です。 It is LT material at the 1st FPGA startup seminar (2016/11/20 @ Cybozu head office).
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SDSoC 2016.3のツールチェーンの入れ替えをsysrootをyocto projectに入れ替えました。
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My first book preview. The published eBook willl have plenty of Hyperlinks to Flash movies to explain advanced topics. You can donate or order the books if you want.
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Xilinx SDSoC (2016.3)が生成するソフトウェアを解析したものです。 It analyzes software generated by Xilinx SDSoC (2016.3). SDSoC勉強会 (2017/1/28:土)で発表した資料です。
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HDMI (High-Definition Multimedia Interface) is a compact audio/video interface for transferring uncompressed video data and compressed or uncompressed digital audio data from a HDMI-compliant source device to a compatible computer monitor, video projector, digital television, or digital audio device.[1] HDMI is a digital replacement for existing analog video standards.
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1.
昔ちょっとかじった人が 久しぶりにに触ってみた 15年ぶりだね ああ、間違いない。FPGAだ 大和 一洋 第1回FPGAスタートアップセミナーLT
2.
大学院時代、FPGAとの出会い 2000年代初頭 物理の実験(宇宙線測定)装置開発 多数のセンサ同時読み出しにFPGA利用 センサー センサー センサー ADC ADC ADC ALTERA APEX (VHDL) ホストシステムへ 数千チャンネル USB2.0 デバイス コントローラ
3.
直近10年ミラクル・リナックス社に勤務 Linux/OSSに関連したソフトウェア技術者 Linux OS デジタルサイネージ
運用監視ソフト GStreamer, H.264 OpenGL (Mesa) WebKit (C++) カーネル、ライブラリの不 具合調査・修正 (C言語) GLib MySQL, RabbitMQ Django (C++, Python, JS)
4.
文字列分割(トークナイザ)をFPGAで OSの基本機能のオフロードにトライ 文字列処理の基本機能: 分割 “I have
a pen” ⇒ I, have, a, pen ■ C言語 strtok() ■ Java StringTokenier ■ Python split() 春から業務として取り組む 半年ぐらいフルタイム
5.
● Xilinx Virtex-7
XC7VX690T-2 ○ ALPHA DATA ADM-PCIE-7V3 ■ PCI Express: x8, Gen3 ● Vivado ● Vivado HLS (高位合成コンパイラ) ○ C++で記述 デバイスと開発環境
6.
時間を要したところ ● 並列的な処理(高速化)のための方式開発 ● ホストコンピュータとのデータ入出力効率化 ○
デバイスドライバ ○ 効率的な転送のための高位合成コンパイラへの指示 本日、Tipsを共有したい
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ホストとFPGAのデータ転送での問題 分割器 (C++) AXI PCIe Bridge (LogiCORE) PCIe Root Complex CPU RAM AXIインターフェイス PCI Express FPGA DMAエンジン バースト 転送 バースト 転送 バースト 転送 バースト 転送 バースト 転送 シュミレーション
実動作 →時間→時間 期待(シュミレーション) より長い
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効率的なバースト転送のための設定 (1) for文やmemcpy()に与えるバースト長 (2) AXIインターフェイスへのパラメータ追加 #pragma
HLS INTERFACE m_axi port=lengths offset=slave bundle=gmem max_read_burst_length=32 latency=0 ベストな値は? マニュアルでも曖昧な表現、試行錯誤的に決定 ● 実機評価で初めて気づいたのでハマった
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性能:対CPUで最大約10倍高速 入力サイズ数KB以下 (1) CPU:速い (2) FPGA:一定 スループット 最大約4.2GiB/s (1) (2)
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感想・まとめ ● 15年ぶりだけど、なんとか出来た ○ 高位合成、実用的と思うも、それ用に書く必要 ■
既存の資産の流用は難しいのでは ■ C++でもCPU用に書く場合と頭の使ってる場所が違う感じ ● PCI Expressカード ○ バースト転送の効率重要 ■ Xilinx Vivado HLS: AXIインターフェイスのパラメータ設定 ● レポートにまとめて、12月初めに会社から公開予定 ● 実際は、SDAccel (OpenCL)でもやってみた ○ 興味ある方、お話しましょう
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