An introduction of RISC-V for SIG SDR in CQ on 29th July, 2019

1. 流行の(?) RISC-V で
遊んでみた話
わさらぼ
みよし たけふみ
2019.7.29
SDR研究会

2. 流行の(?) RISC-V で
遊んでみた話
わさらぼ
みよし たけふみ
2019.7.29
SDR研究会
みようとしてる

3. この発表の目的
• RISC-Vが流行っているようにみえる
• SDR的に、どんな付き合い方がありそうか
https://monoist.atmarkit.co.jp/mn/articles/1812/07/news056.html
https://www.eetimes.com/document.asp?doc_id=1334966#

4. RISC-V関連のあれこれ(の例)
• SiFive
• Google – TPU
• Western Digital – SWeRV + OmniXtend
• NVIDIA – RISC-V + NVDLA
• Alibaba – Xuantie 910 (12-cores, 2.5GHz, 12-stage pipeline)
• Sipeed – RISC-V + KPU

5. RISC-Vとは
• オープンなISAのプロセッサ
• たくさんの実装
- https://riscv.org/risc-v-cores
• ソフトウェアエコシステム
- https://riscv.org/software-status/
コンパイラ・エミュレータ・デバッガ など

6. RISC-Vで遊んでみる – 開発環境の準備
• コンパイラ・ツールチェイン
https://github.com/riscv/riscv-gnu-toolchain
• Qemu
https://wiki.qemu.org/Documentation/Platforms/RISCV
$ git clone --recursive https://github.com/riscv/riscv-gnu-toolchain
$ ./cnfigure --prefix=$HOME/tools/riscv
$ make
$ make linux
$ wget https://download.qemu.org/qemu-3.1.0.tar.xz
$ tar xvf qemu-3.1.0.tar.xz
$ cd qemu-3.1.0
$ ./configure --target-list=riscv64-softmmu
$ make -j8
$ make install

7. RISC-Vで遊んでみる – エミュレーション
Linux(Fedora)をQemu上で動かす
$ wget https://fedorapeople.org/groups/risc-v/disk-images/bbl
$ wget https://fedorapeople.org/groups/risc-v/disk-images/vmlinux
$ wget https://fedorapeople.org/groups/risc-v/disk-images/stage4-disk.img.xz
$ xzdec -d stage4-disk.img.xz > stage4-disk.img
$ qemu-system-riscv64 ¥
-nographic -machine virt -smp 4 -m 2G -kernel bbl ¥
-object rng-random,filename=/dev/urandom,id=rng0 ¥
-device virtio-rng-device,rng=rng0 ¥
-append "console=ttyS0 ro root=/dev/vda" ¥
-device virtio-blk-device,drive=hd0 ¥
-drive file=stage4-disk.img,format=raw,id=hd0 ¥
-device virtio-net-device,netdev=usernet ¥
-netdev user,id=usernet,hostfwd=tcp::10000-:22
https://wiki.qemu.org/Documentation/Platforms/RISCV
http://msyksphinz.hatenablog.com/entry/2018/05/07/040000

8. RISC-Vで遊んでみる – エミュレーション
Linux(Fedora)をQemu上で動かす

9. RISC-Vとは
• オープンなISAのプロセッサ
• たくさんの実装
- https://riscv.org/risc-v-cores
• ソフトウェアエコシステム
- https://riscv.org/software-status/
コンパイラ・エミュレータ・デバッガ など

10. オープンなISA
オープンではないISA (例: Intel x86, ARM, ...)
• 命令セットアーキテクチャ
• バスプロトコル・アーキテクチャ

11. オープンなISA
RISC-Vの場合
The RISC-V ISA is free and open with a permissive license for use by
anyone in all types of implementations. Designers are free to develop
proprietary or open source implementations for commercial or other
exploitations as they see fit. The RISC-V Foundation encourages all
implementations that are compliant to the specifications.

12. RISC-Vの命令 https://riscv.org/specifications/

13. RISC-Vの命令 https://riscv.org/specifications/
• RV32I – Base Integer Instruction Set
• RV32E – Reduced version of RV32I
• RV64I – supported user address space to 64bits
• RV128I – a flat 128-bit address space

14. RISC-Vの命令 https://riscv.org/specifications/
• “M” – Integer Multiplication and Division
• “A” – Atomic Instruction
• “F” – Single-Precision Floating-Point
• “D” – Double-Precision Floating-Point
• “Q” – Quad-Precision Floating-Point

15. RISC-Vの命令 https://riscv.org/specifications/
• “RVWMO” – Weak Memory Ordering
• “Zifencei” – Instruction-Fetch Fence
• “Zicsr” – Control and Status Register Instructions
• “Counters” – up to 32x64-bit performance counters and timers
• “Zam” – Misaligned Atomics
• “Ztso” – Total Store Ordering

16. RISC-Vの命令 https://riscv.org/specifications/
• “L” – Decimal Floating-Point
• “C” – Compressed Instructions
• “B” – Bit Manipulation
• “J” – Dynamically Translated Languages
• “T” – Transactional Memory
• “P” – Packed SIMD Instructions
• “V” – Vector Operations
• “N” – User-level Interrupts

17. RISC-Vの命令 https://riscv.org/specifications/
• “Sdef” – Supervisor-level Instruction-Set Extensions
• “Hghi” – Hypervisor-level Instruction-Set Extensions
• “Zxmjkl” – Machine-level Instruction-Set Extensions
• “Xmno” – Non-standard Extensions

18. RISC-Vの命令 https://riscv.org/specifications/
• RV32G – RV32I + IMAFD, Zicsr, Zifencei
• RV64G – RV64I + IMAFD, Zicsr, Zifencei

19. RISC-Vの命令 https://riscv.org/specifications/
命令フォーマット

20. RISC-Vの命令 https://riscv.org/specifications/
CSRs and timers

21. RISC-Vの命令 https://riscv.org/specifications/
Register Usage

22. RISC-Vの命令 https://riscv.org/specifications/
16-bit単位の可変長命令フォーマットのサポート

23. RISC-Vのペリフェラル

24. RISC-Vで遊んでみる – エミュレーション
命令レベルシミュレーション - spike
$ git clone https://github.com/riscv/riscv-tools
$ git submodule update --init --recursive
$ export RISCV=$HOME/tools/riscv
$ ./build.sh
https://github.com/riscv/riscv-tools
$ cat > hello.c
#include <stdio.h>
int main(int argc, char **argv)
{
printf("Hello RISC-V¥n");
}
$ riscv64-unknown-elf-gcc -o hello hello.c
$ spike pk test

25. RISC-Vで遊んでみる – FPGA
• Zedboard, Zybo, Arty, Terasic DEx, EPC5, ICE40あたりが人気？
• 大きいコアはKC705やVC707をターゲットにしたものも
• AWS-F1で動かすことができるFireSim

26. RISC-Vで遊んでみる – FPGA
SiFiveのRISC-V実装 – https://github.com/sifive/freedom
https://japan.xilinx.com/products/boards-and-kits/arty.html#hardware
sys
uart0,1
core
frontend
dcache
$ make -f Makefile.e300artydevkit mcs

27. RISC-Vで遊んでみる – FPGA
• 環境作成インスタンス(t2.nano)で実行環境を作成
• 実行環境=管理ノード+F1インスタンスノード
• 管理ノード(c4.4xlarge)でプロジェクト生成
• ソースコード・プロジェクトの管理
• Vivadoによる合成・配置配線
• F1インスタンスノード(f1.2xlarge など)で実行
• 管理ノードからデプロイ
FireSimの使い方 – https://docs.fires.im/

29. RISC-Vで遊んでみる – FPGA
RISC-V環境にログインしたところ

30. RISC-Vで遊んでみる – FPGA
FireSimでNVDLAも試すことができる – https://github.com/CSL-KU/firesim-nvdla
• NVIDIAのDLアクセラレータ

31. RISC-Vで遊んでみる – FPGA
FireSimでNVDLAも試すことができる – https://github.com/CSL-KU/firesim-nvdla
参考:FireSimのCPUのみでyolov3-tinyで
推論すると約16秒だった

32. RISC-Vで遊んでみる – 実チップ
SiPEED MAiX GO

33. RISC-Vで遊んでみる – 実チップ
SiPEED MAiX GO
• RISC-V Dual-core 400MHz
• 64bit
• FPU
• KPU
• NW 5.5-5.9MiB
• SRAM 6MB
• FPIO
• 300mA @5V

34. RISC-Vと開発環境
• Chisel
• SpinalHDL
• Bluespec
• PyMTL
• VHDL
• Verilog
• SystemVerilog
https://riscv.org/risc-v-cores/ に掲載されているもの のみ

35. Chisel
import chisel3._
class Top(in0Bits: Int, in1Bits: Int) extends Module {
val io = IO(new Bundle {
val in0 = Input(UInt(in0Bits.W))
val in1 = Input(UInt(in0Bits.W))
val out = Output(UInt((in0Bits+1).W))
})
io.out := io.in0 + io.in1
}
object Elaborate extends App {
chisel3.Driver.execute(args, () => new Top(32, 32))
}
Scalaでハードウェアを設計する
https://www.tech-diningyo.info/entry/2019/02/22/234336 より

36. Chisel
package examples
import chisel3._
import chisel3.util._
//A 4-bit adder with carry in and carry out
class Adder4 extends Module {
val io = IO(new Bundle {
val A = Input(UInt(4.W))
val B = Input(UInt(4.W))
val Cin = Input(UInt(1.W))
val Sum = Output(UInt(4.W))
val Cout = Output(UInt(1.W))
})
//Adder for bit 0
val Adder0 = Module(new FullAdder())
Scalaでハードウェアを設計する
Adder0.io.a := io.A(0)
Adder0.io.b := io.B(0)
Adder0.io.cin := io.Cin
val s0 = Adder0.io.sum
//Adder for bit 1
val Adder1 = Module(new FullAdder())
Adder1.io.a := io.A(1)
Adder1.io.b := io.B(1)
Adder1.io.cin := Adder0.io.cout
val s1 = Cat(Adder1.io.sum, s0)
//Adder for bit 2
val Adder2 = Module(new FullAdder())
Adder2.io.a := io.A(2)
Adder2.io.b := io.B(2)
Adder2.io.cin := Adder1.io.cout
...
https://github.com/ucb-bar/chisel-tutorial より

37. Chisel
package examples
import chisel3._
import chisel3.util._
class Adder(val n:Int) extends Module {
val io = IO(new Bundle {
val A = Input(UInt(4.W))
val B = Input(UInt(4.W))
val Cin = Input(UInt(1.W))
val Sum = Output(UInt(4.W))
val Cout = Output(UInt(1.W))
})
...
Scalaでハードウェアを設計する
//first carry is the top level carry in
carry(0) := io.Cin
//wire up the ports of the full adders
for (i <- 0 until n) {
FAs(i).a := io.A(i)
FAs(i).b := io.B(i)
FAs(i).cin := carry(i)
carry(i+1) := FAs(i).cout
sum(i) := FAs(i).sum.toBool()
}
io.Sum := sum.asUInt
io.Cout := carry(n)
...
https://github.com/ucb-bar/chisel-tutorial より

38. まとめ
• RISC-VはISAがオープンなプロセッサアーキテクチャ
• ソフトウェアを共有しやすい
• 多数のプレーヤーがRISC-V実装を提供している
• RISC-Vそのものがアプリなキライもある（ようにも見える）
• SDR的には拡張命令、が、魅力的だろうか？
• ソフトコアはRISC-Vでいいかも、という時代になるか？
• PSoCみたいなRISC-V SoCでてこないかな？

39. 蛇足
• 僕も自分のツール(Synthesijer.Scala)でRISC-V作ろう