1. Murilo Soares Pereira, RA: 298468
Pedro Henrique de Freitas, RA: 321443
Experimento 06
Unidade Aritm´tica
e
Prof. Takashi Utsonomiya
˜
Universidade Federal de Sao Carlos
S˜o Carlos - SP
a
3. 3
1 Resumo
Neste experimento, ser˜o utilizados componentes e t´cnicas vistos anteriormente em
a e
aulas passadas, envolvendo, portanto, todo o conhecimento adquirido ao decorrer da dis-
ciplina. Utilizaremos, em v´rias partes desde documento, dados e conclus˜es obtidas em
a o
relat´rios anteriores j´ avaliados e devidamente corrigidos pelo professor.
o a
4. 4
2 Objetivos
O sexto e ultimo experimento da disciplina de Laborat´rio de Circuitos Digitais teve
´ o
como objetivo implementar em circuitos l´gicos o funcionamento de uma Unidade Aritm´-
o e
tica de 4 bits, capaz de efetuar as opera¸oes de adi¸˜o e subtra¸ao. A multiplica¸˜o e a
c˜ ca c˜ ca
divis˜o ser˜o dadas por somas e subtra¸oes sucessivas, respectivamente.
a a c˜
5. 5
3 Componentes
• Prot-o-board
• Circuitos integrados (74LS83, 74LS86, 74LS173 e CD4511)
• Chaves DIP
• LEDs
• Mult´
ımetro
• Oscilosc´
ıpio
• Gerador de frequˆncias
e
• Fios
• Alicate
• Fonte de alimenta¸ao (5V)
c˜
3.1 Descri¸˜o dos componentes utilizados
ca
3.1.1 Circuito 74LS173 - Flip-flop tipo D
O circuito integrado 74LS173 ´ um registrador de 4 bits de alta velocidade que apresenta
e
outputs em trˆs estados para utiliza¸˜o em sistemas organizados em barramento. Seu
e ca
clock ´ ativado em borda de descida permitindo tanto o carregamento pelas entradas Di
e
ou o armazenamento da informa¸ao (hold) dependendo no estado das Input Enable Lines
c˜
6. 6
(IE1, IE2). Um estado ALTO em quaisquer das Output Enable Lines (OE1, OE2) faz
com que as sa´
ıdas entrem num estado de alta impedˆncia sem afetar o estado atual da
a
mem´ria armazenada no circuito. Um sinal ALTO na entrada Master Reset (MR) reseta o
o
registrador independente do estado do clock (CP) ou das entradas Output Enable e Input
Enable. Seu diagrama l´gico e de pinagens pode ser representado a seguir:
o
Figura 3.1: Circuito integrado 74LS173
7. 7
Figura 3.2: Diagrama l´gico do 74LS173
o
MR CP IE1 IE2 Dn Qn
H x x x x L
L L x x x Qn
L H x x Qn
L x H x Qn
L L L L L
L L L H H
Tabela 3.1: Tabela de representa¸ao do comportamento do 74LS173
c˜
8. 8
3.1.2 Circuito 74LS86 – Subtrator
O circuito 74LS86 ´ composto de quatro portas ou-exclusivo (XOR). A porta XOR
e
nos permite obtermos um resultado verdadeiro se, e somente se, a quantidade de entradas
verdadeiras na porta ´ ´
e ımpar. Para estud´-la, utilizamos, para tanto, o circuito integrado
a
74LS86, que possui 4 portas l´gicas XOR em seus terminais 1-3, 4-6, 10-8 e 13-11 como no
o
esquema a seguir:
Figura 3.3: Circuito integrado 74LS86
Tabela booleana Tabela de d.d.p. Tabela verdade
Input A Input B Output Input A Input B Output Input A Input B Output
0 0 0 0V 0V 0V F F F
0 1 1 0V 1V 1V F V V
1 0 1 5V 0V 1V V F V
1 1 0 5V 1V 0V V V F
3.1.3 Circuito 74LS83 – Somador
O circuito integrado 74LS83 ´ um somador bin´rio que aceita dois n´meros (A e B) de
e a u
4 bits e um carry in (C0 , vem-um) como entradas. O 74LS83 produz uma soma na sa´
ıda
9. 9
de 4 bits e uma sa´ carry out (vai-um). Seu esquema l´gico pode ser visto a seguir. Note
ıda o
que o circuito ´ do tipo MSI (Medium-Scale Integration).
e
Figura 3.4: Circuito integrado 74LS83
Figura 3.5: Esquema l´gico do 74LS83
o
10. 10
Pino Sinal Entrada/Sa´
ıda Descri¸˜o
ca
10 A0 E Parcela menos significativa
11 B0 E Parcela menos significativa
13 C0 E Transporte de entrada
8 A1 E Parcela
7 B1 E Parcela
3 A2 E Parcela
4 B2 E Parcela
1 A3 E Parcela
16 B3 E Parcela
9 S0 E Soma
6 S1 S Soma
2 S2 S Soma
15 S3 S Soma
14 C4 S Transporte de sa´
ıda
Tabela 3.2: Tabela de pinagens e conex˜es para o 74LS83
o
3.1.4 Circuito CD4511 – Decodificador BCD de 7 segmentos
O circuito integrado CD4511 fornece as fun¸oes de um latch de armazenamento de 4
c˜
bits, um 8421 BCD-to-seven-segment-decoder, e capacidades de um controlador de sa´
ıda.
As entradas Lamp Test (LT), Blanking (BI), e Latch Enable (LE) s˜o utilizadas para
a
testar o display, desligar ou ajustar o brilho do display (atrav´s de PWM - pulse width
e
modulation) e armazenar o c´digo BCD, respectivamente.
o
A representa¸ao decimal num display de 7 segmentos ´ efetuada de acordo com a
c˜ e
seguinte tabela de comportamento, correspondente as sa´
` ıdas do circuito CD4511 (Diagrama
de pinagens e tabela de comportamento mostrado a seguir), semelhante a de um circuito
`
74LS48:
12. 12
Entradas BI’/ Sa´
ıdas
LT RBI D C B A RBO a b c d e f g
00 H H L L L L H H H H H H H L
01 H X L L L H H L H H L L L L
02 H X L L H L H H H L H H L H
03 H X L L H H H H H H H L L H
04 H X L H L L H L H H L L H H
05 H X L H L H H H L H H L H H
06 H X L H H L H L L H H H H H
07 H X L H H H H H H H L L L L
08 H X H L L L H H H H H H H H
09 H X H L L H H H H H L L H H
10 H X H L H L H L L L H H L H
11 H X H L H H H L L H H L L H
12 H X H H L L H L H L L L H H
13 H X H H L H H H L L H L H H
14 H X H H H L H L L L H H H H
15 H X H H H H H L L L L L L L
BI H H X X X X L L L L L L L L
RBI H L L L L L L L L L L L L L
LT L X X X X X H H H H H H H H
Tabela 3.4: Tabela de representa¸ao do comportamento do C4511
c˜
13. 13
4 Introdu¸˜o Te´rica
ca o
4.1 Somador Completo
Aqu´m do somador parcial, para somar n´meros com v´rios bits ´ necess´rio somar
e u a e a
tamb´m o bit de transporte vindo do est´gio anterior. Temos, portanto, trˆs bits a serem
e a e
somados: as parcelas Ai e Bi e o transporte Ci (vem-um), gerado pelo est´gio anterior. O
a
somador deve gerar o bit de soma Si e o bit de transporte Ci+1 (vai-um) para o pr´ximo
o
est´gio. Estas opera¸oes se realizam segundo a tabela verdade abaixo:
a c˜
Ai Bi Ci (Vem-um) Ci+1 (Vai-um) S
0 0 0 0 0
0 0 l 0 1
0 0 0 0 0
0 0 l 0 1
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Tabela 4.1: Tabela-verdade
4.2 Complemento de um n´ mero bin´rio
u a
Complemento ´ a diferen¸a entre cada algarismo do n´mero e o maior algarismo poss´
e c u ıvel
na base. Uma vantagem da utiliza¸˜o da representa¸˜o em complemento ´ que a subtra¸ao
ca ca e c˜
14. 14
entre dois n´meros pode ser substitu´ pela soma do primeiro n´mero com o segundo
u ıda u
n´mero em complemento.
u
4.2.1 Complemento de 1
A representa¸˜o em complemento de 1 de um determinado n´mero bin´rio ´ obtida pela
ca u a e
nega¸˜o de todos seus bits. Ou seja, todo bit 0 passa a ser bit 1 e todo bit originalmente 1
ca
passa a ser 0. Todos os n bits do n´mero devem ser negados, mesmo o bit de sinal. Desta
u
forma, ressalta-se que o n´mero 0 tem duas representa¸oes: 00000000 (+0) e 11111111
u c˜
(-0).
4.2.2 Complemento de 2
A representa¸ao em complemento de 2 ´ an´loga a representa¸˜o em complemento de
c˜ e a ca
1 mas tem a vantagem de possuir uma unica representa¸ao para o n´mero 0. Uma maneira
´ c˜ u
de obter o complemento de 2 de um n´mero ´ tomar seu complemento de 1 e somar 1.
u e
Subtra¸˜o utilizando complemento de 2
ca
Para realizar a subtra¸ao de dois n´meros bin´rios pode-se utilizar a soma do primeiro
c˜ u a
n´mero com o segundo em complemento de 2. O m´todo consiste em somar o primeiro valor
u e
com o segundo j´ posto em seu complemento de 2. Se o bit de excesso (vai-1) ocorrer para
a
fora do n´mero significa que o dado obtido est´ correto e ´ positivo. Se o bit de excesso
u a e
n˜o ocorrer para fora do n´mero, significa que o dado obtido deve ser complementado
a u
(em complemento de 2) para estar correto. Feito isso, conclui-se que o n´mero obtido ´
u e
negativo.
4.3 Somador paralelo de 4 bits
Para fim do experimento, foi utilizado, para comple¸˜o do sistema somador, um so-
ca
mador paralelo de 4 bits que funciona da seguinte forma: os bits do somador podem ser
15. 15
cascateados, conectando-se o transporte de sa´ do primeiro est´gio (bit menos significa-
ıda a
tivo) com a entrada de transporte do segundo est´gio, o transporte de sa´ do segundo
a ıda
com o transporte de entrada do terceiro e assim sucessivamente. O circuito integrado
74LS83 ´ um somador bin´rio que aceita dois n´meros (A e B) de 4 bits e um carry in (C0 ,
e a u
vem-um) como entradas. O 74LS83 produz uma soma na sa´ de 4 bits e uma sa´ carry
ıda ıda
out (vai-um). Seu esquema l´gico e representa¸˜o de circuito integrado podem ser vistos a
o ca
seguir:
Figura 4.1: Circuito integrado 74LS83
16. 16
Figura 4.2: Esquema l´gico do 74LS83
o
4.4 Decodificador e display
O decodificador de 7 segmentos (componente CD4511) a ser utilizado neste experimento
´ caracterizado por possuir sa´
e ıdas que s˜o respons´veis pela ativa¸ao de amplificadores de
a a c˜
corrente, pois esta ´ insuficiente para acionarmos um LED. Se o componente CD4511 tiver
e
uma sa´ alta, um transistor ´ saturado e o LED recebe a corrente amplificada. Mas
ıda e
caso o componente tiver uma sa´ baixa, seu transistor ´ interrompido e o seu LED
ıda e
correspondente se apaga, pois nenhuma corrente chegar´ at´ ele.
a e
O display de sete segmentos ´ um inv´lucro com sete filamentos de leds, posicionados
e o
de modo a possibilitar a forma¸ao de n´meros decimais e algumas letras utilizadas no
c˜ u
17. 17
c´digo hexadecimal. A figura a seguir representa uma unidade do display gen´rica, com a
o e
nomenclatura de identifica¸ao dos segmentos usual em manuais pr´ticos.
c˜ a
Figura 4.3: Display de sete segmentos
4.5 Flip-flop tipo D
O flip-flop D constitui-se de um flip-flop tipo SR mas com suas entradas unificadas
(sendo uma negada), que elimina a desvantagem do SR de n˜o se poder utilizar o estado
a
indefinido, sendo esta possibilidade eliminada. Sendo assim, necessita-se apenas da entrada
de controle, C para que se possa manter o estado anterior ou transferir o sinal como
representado a seguir:
18. 18
Figura 4.4: Display de sete segmentos
C D Pr´ximo estado
o
0 x Mant´m o estado atual
e
1 0 0
1 1 1
Tabela 4.2: Tabela-verdade
4.6 Descri¸˜o da unidade aritm´tica
ca e
A unidade aritm´tica ´ composta por um bloco de opera¸˜o, composto pelos circuitos
e e ca
somador e subtrator (74LS83 e 74LS86) e um registrador (74LS173), que armazena e car-
rega o resultado das opera¸oes obtidos do bloco de opera¸oes e o transmite para o display.
c˜ c˜
A montagem da unidade completa ser´ detalhada a seguir.
a
4.6.1 Montagem do bloco de opera¸oes
c˜
O bloco somador/subtrator ´ o bloco central de nossa unidade aritm´tica. Ele ser´ o
e e a
respons´vel por efetuar os processos aritm´ticos de soma e subtra¸˜o que ser˜o armazenados
a e ca a
no registrados e assim exibidos no display.
19. 19
O somador recebe entradas dadas pelas chaves DIP (entradas A) que realizar´ as
a
opera¸˜es com as sa´
co ıdas do circuito subtrator que, como dito antes, constitui-se de portas
XOR, e essas realizam suas opera¸˜es com entradas dadas pelas chaves DIP (entradas B)
co
em pares com uma chave de controle que nesse experimento se comporta como um seletor
de opera¸oes. Se a chave de controle tiver uma entrada alta as entradas B fazem uma
c˜
opera¸˜o de XOR que complementa-as e assim complementadas entram em somat´rio no
ca o
circuito somador, representando uma subtra¸ao, por´m para valores de opera¸oes em que
c˜ e c˜
A < B a opera¸ao representa um valor em complemento de 2, pois a representa¸ao deveria
c˜ c˜
ser um n´mero negativo. O esquema de liga¸˜o ´ dado a seguir:
u ca e
Figura 4.5: Bloco somador/subtrator
4.6.2 Montagem do bloco do registrador
O bloco registrador de sa´ ´ tamb´m um componente de mem´ria que utiliza o
ıda e e o
circuito integrado 74LS173, tamb´m possuindo as entradas OE1 e OE2 aterradas para
e
sempre habilitar sua sa´
ıda, bem como a entrada MR’ aterrada para o circuito n˜o ser
a
resetado. As entradas IE1 e IE2 (pinos 10 e 9) ser˜o conectadas a uma chave LO’ que
a
habilitar´ o carregamento do circuito, efetuado sempre que clock (pino 7) for acionado,
a
quando carregado o sinal de 4 bits ´ ent˜o direcionado para o decodifcador e display.
e a
20. 20
4.6.3 Montagem da unidade aritm´tica
e
Ao fim da montagem e verifica¸˜o de cada bloco em separado, pudemos, com a se-
ca
guran¸a de que nossos circuitos funcionavam, unific´-los num circuito unico para compor
c a ´
a unidade aritm´tica. Assim, conectamos todos circuitos entre si, conectamos o clock do
e
circuito registrador num gerador de frequˆncia e conectamos as chaves de ativa¸˜o sub-
e ca
seq¨entes (LA’, LB’, SU e EU), e suas interliga¸oes s˜o representadas a seguir:
u c˜ a
Figura 4.6: Unidade aritm´tica
e
21. 21
5 Tarefa
Como verificado em experimento, a unidade aritm´tica n˜o funciona totalmente para
e a
as opera¸˜es de subtra¸ao, uma vez que, quando o resultado representado deveria ser um
co c˜
valor negativo o display representa o m´dulo desse valor em complemento de dois, e nota-se
o
que o LED referente ao valor de vai-um estabiliza em n´ baixo, representando um valor
ıvel
negativo.
A fim de corrigir o erro de mostragem para valores de resultado negativo, precisamos
implementar algo que realize o processo imverso de complemento de 2 para que o resultado
mostrado no display esteja correto, Essa necessidade de complemento ocorrer´ quando SU
a
estiver em 1, indicando subtra¸˜o e quando o bit vai-1 (pino 14 do somador) estiver em 0.
ca
Assim, a id´ia b´sica do circuito corrigido ´ usar uma porta AND determinando a condi¸˜o
e a e ca
do controle (SU) e do bit vai-1 onde ´ poss´ tamb´m a aplica¸˜o de outro display para
e ıvel e ca
indica¸ao de um sinal de nega¸ao para o novo valor obtido.
c˜ c˜
23. 23
6 Conclus˜o
a
No sexto experimento da disciplina de laborat´rio de circuitos digitais verificamos o
o
funcionamento de uma unidade aritim´tica, um sistema composto de duas unidades centrais
e
(sumador e subtrator) que relizam os c´lculos previstos al´m de um registrador que carrega
a e
o resultado do c´lculo e o transfere para o display de sete segmentos.
a
Particularmente, a implementa¸˜o da unidade aritm´tica foi bastante satisfat´ria, pois
ca e o
representou a cria¸ao de algo mais t´til, por ser uma unidade de um instrumento utilizado
c˜ a
no dia-a-dia que seria a calculadora.
Sendo assim, ao concluir o curso vemos a versatilidade dos circuitos digitais, que repre-
sentam os prim´rdios da tecnologia moderna, e que nos possibilitam a cria¸ao de diversos
o c˜
dispositivos com as utilidades mais variadas.
24. 24
7 Bibliografia
• MALVINO e LEACH. Eletrˆnica Digital: Princ´
o ıpios e Aplica¸oes.
c˜
• TOCCI, WIDMER E MOSS. Sistemas Digitais: Princ´
ıpios e Aplica¸˜es.
co
• DATASHEET CATALOG; 74LS173 - 4-BIT D-TYPE REGISTER WITH 3-STATE
OUTPUTS
http://www.datasheetcatalog.com/datasheets pdf/7/4/L/S/74LS173.shtml
• DATASHEET CATALOG; 74LS83 - 4-BIT BINARY FULL ADDER WITH FAST
CARRY
http://www.datasheetcatalog.com/datasheets pdf/7/4/L/S/74LS83.shtml
• DATASHEET CATALOG; 74LS86 - Quad 2-Input Exclusive-OR Gate
http://www.datasheetcatalog.com/datasheets pdf/7/4/L/S/74LS86.shtml
