Principi di funzionamento chip di memoria

1. © 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

2. © 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

3. FF-D
Q
_
Q
CK
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

4. FF-D
Q
_
Q
CK
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

5. IL DATO D’INGRESSO
VIENE MODIFICATO
DALL’ESTERNO
FF-D
Q
_
Q
CK
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

6. FF-D
Q
_
Q
CK
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

7. D0
D1
FF-D Q
FF-D Q
FF-D Q
D2
FF-D Q D3
FF-D Q
__
FF-D Q D4
Q FF-D
__ Q
Q FF-D D5
Q _ Q D6
Q _
Q _ D7
Q _
Q
8 BIT = 1 BYTE Q
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

8. MEMORIA
2 KB x 8
In questo CHIP di MEMORIA
ci sono 2.048 LOCAZIONI
da 8 BIT ciascuna
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

9. INDIRIZZI MEMORIA
DATI
Segnali di
CONTROLLO
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

10. RIGHE
INDIRIZZI DATI
COLONNE
Segnali di
CONTROLLO
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

11. RIGHE
D0
BYTE D1
INDIRIZZI D2 DATI
D3
D4
D5
D6
D7
COLONNE
Segnali di
CONTROLLO
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

12. RIGHE
INDIRIZZI DATI
COLONNE
LETTURA
Segnali di
CONTROLLO
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

13. RIGHE
INDIRIZZI DATI
COLONNE
SCRITTURA
Segnali di
CONTROLLO
© 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

14. © 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

15. © 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton

16. © 2010 ITIS G.FERRARISVerona (ITALY) / by Prof. Athos Arzenton