Prototypage virtuel à partir de
          SysML


Loïc Fejoz, RtaW <loic.fejoz@realtimeatwork.com>
David Guihal, ALYOTECH Innovation




RTS'10
01/04/2010, Paris




                               http://www.realtimeatwork.com
Cycle de vie du
               développement
                                             P
  S                conformité                 T



           S       conformité           P
                                         T


                                                    S Spécification
               S   conformité   P
                                    T               P Produit

                                                    T Testcase
                        P
  Besoin d'informations contextuelles implicites.
  Tests de conformité lors de la V&V.

20/04/10                                                 2
Ingénierie dirigée par les
         modèles

M              T            Conformité           P




       M           T       Conformité        P


                                                     M   Modèle
           M           T   Conformité    P
                                                     P   Produit

                              P                      T   Testcase
Première vérification des tests lors                     Simulation
de la descente par simulation.                           numérique
Le contexte doit être le plus explicite possible.
20/04/10                                                 3
Pourquoi SysML?

                  ?
                        ?   I-deas TMG Thermal       ?
Exigences


           ?

                                    ?


                Catia                            SimElectronics
                                 Modelica
Problème de         ?                            ?
maintenance de la
cohérence des modèles.
20/04/10                                                 4
Ingénierie dirigée par LE
            modèle

                 Exigences    I-deas TMG Thermal




                             Modèle
                             SysML


         Catia                              SimElectronics
                              Modelica
SysML, la lingua franca
de l'ingénieur système.
Le modèle comme référence formelle
des exigences.
  20/04/10                                         5
Bénéfices
 ●
     Meilleure maturité de la conception grâce
     aux simulations numériques
 ●
     Exploration de solutions alternatives facilitée
 ●
     Time-to-market réduit
 ●
     Maintenance long terme facilitée
     (Indépendance vis à vis des outils et des
     technologies)
 ●
     Formalisme partagée entre les métiers
 ●
     Spécifications non ambiguës
20/04/10                                      6
Qu'est SysML?
 ●
     UML simplifié
 ●
     avec le vocabulaire de l'ingénieur
     système
 ●
     Et adapté :
      ●
           Composition de blocs internes, Flow-port
      ●
           Contraintes paramétriques
      ●
           Exigences
 ●
     Normalisé par l'OMG        (Object Management Group)


20/04/10                                              7
Block Diagram Definition




20/04/10             8
Internal Block Diagram




20/04/10                9
Parametric Diagram




20/04/10                    10
Package Diagram




SysML n'est pas une
méthode !
Cette organisation
provient du retour
d'expérience de
TopCased.
Conforme EIA-632.

 20/04/10                     11
9 diagrammes
 ●
     Définition de bloc (≈ UML Class Diagram)
 ●
     Définition de bloc interne (nouveau)
 ●
     Paramétrique (nouveau)
 ●
     Package (=UML)
 ●
     Activité (≈UML)
 ●
     État (=UML)
 ●
     Séquence (=UML)
 ●
     Cas d'utilisation (=UML)
 ●
     Exigence (nouveau)
20/04/10                                        12
Extension de SysML :
             Profils
 ●
     MARTE
      ●
           Real-Time / Embedded
      ●
           Allocation
      ●
           Measurement (précisions sur les valeurs)
 ●
     UML Testing Profile (description des tests)
 ●
     SysML4Modelica


 ●
     SysML4VhdlAms ?
20/04/10                                         13
Extension de SysML :
           Librairies
 ●
     Librairie standard
      ●
           SysML standard ValueType (Real, Complex) !
      ●
           Units (à venir)


                   Reste beaucoup à faire !
             cf librairies Vhdl-Ams et Modelica



20/04/10                                        14
Outils
 ●
     Melody™ : SysML Parametric Solver for
     IBM Rational Rhapsody
 ●
     ParaMagic™ : SysML Parametrics for
     MagicDraw
 ●
     OpenModelica MDT : ModelicaML code
     generator Eclipse plugins
 ●
     SysML-Companion : simulable models
     generator from SysML

20/04/10                                  15
Démo
             SysML-Companion
                             The SysML model


                             Simulation trace




 RtaW SysML-Companion


   Vhdl-Ams
                 Vhdl-Ams
     (as an
                 simulator
execution model)

  20/04/10                               16
Merci pour votre
              attention




20/04/10                      17
SysML-Companion
               à l'usage

 Les planches suivantes illustrent
 l'utilisation de SysML-Companion
 lors de la conception d'un circuit
  électronique simple utilisant à la
        fois de l'analogique et du
               numérique.


20/04/10                        18
Le circuit




20/04/10                19
convertisseur
       numérique/analogique




       Le composant   Son comportement




20/04/10                             20
Comportement du
             convertisseur




                     Les lois de Kirchhoff



                          La contrainte
                          sur la
                          conversion



20/04/10                           21
Conversion Vhdl-Ams
---------- ENTITY DECLARATION DAConvertor ------
ENTITY DAConvertor IS

    PORT(TERMINAL p : Electrical;
      TERMINAL m : Electrical;
      SIGNAL input : IN BIT);
END ENTITY DAConvertor;

---------- ARCHITECTURE DECLARATION behav ------
ARCHITECTURE behav OF DAConvertor IS

        QUANTITY v_out ACROSS i_out THROUGH p TO m;
BEGIN
        IF (input='0') USE
           v_out == -2.0;
        ELSE
           v_out == 2.0;
        END USE;
        BREAK ON input;
END ARCHITECTURE behav;
20/04/10                                              22
Simulation numérique
            Entrée (numérique) du convertisseur

Tension aux bornes du convertisseur




Tension aux bornes de la résistance




Tension aux bornes de la bobine




 20/04/10                                         23

Prototypage virtuel à partir de SysML

  • 1.
    Prototypage virtuel àpartir de SysML Loïc Fejoz, RtaW <loic.fejoz@realtimeatwork.com> David Guihal, ALYOTECH Innovation RTS'10 01/04/2010, Paris http://www.realtimeatwork.com
  • 2.
    Cycle de viedu développement P S conformité T S conformité P T S Spécification S conformité P T P Produit T Testcase P Besoin d'informations contextuelles implicites. Tests de conformité lors de la V&V. 20/04/10 2
  • 3.
    Ingénierie dirigée parles modèles M T Conformité P M T Conformité P M Modèle M T Conformité P P Produit P T Testcase Première vérification des tests lors Simulation de la descente par simulation. numérique Le contexte doit être le plus explicite possible. 20/04/10 3
  • 4.
    Pourquoi SysML? ? ? I-deas TMG Thermal ? Exigences ? ? Catia SimElectronics Modelica Problème de ? ? maintenance de la cohérence des modèles. 20/04/10 4
  • 5.
    Ingénierie dirigée parLE modèle Exigences I-deas TMG Thermal Modèle SysML Catia SimElectronics Modelica SysML, la lingua franca de l'ingénieur système. Le modèle comme référence formelle des exigences. 20/04/10 5
  • 6.
    Bénéfices ● Meilleure maturité de la conception grâce aux simulations numériques ● Exploration de solutions alternatives facilitée ● Time-to-market réduit ● Maintenance long terme facilitée (Indépendance vis à vis des outils et des technologies) ● Formalisme partagée entre les métiers ● Spécifications non ambiguës 20/04/10 6
  • 7.
    Qu'est SysML? ● UML simplifié ● avec le vocabulaire de l'ingénieur système ● Et adapté : ● Composition de blocs internes, Flow-port ● Contraintes paramétriques ● Exigences ● Normalisé par l'OMG (Object Management Group) 20/04/10 7
  • 8.
  • 9.
  • 10.
  • 11.
    Package Diagram SysML n'estpas une méthode ! Cette organisation provient du retour d'expérience de TopCased. Conforme EIA-632. 20/04/10 11
  • 12.
    9 diagrammes ● Définition de bloc (≈ UML Class Diagram) ● Définition de bloc interne (nouveau) ● Paramétrique (nouveau) ● Package (=UML) ● Activité (≈UML) ● État (=UML) ● Séquence (=UML) ● Cas d'utilisation (=UML) ● Exigence (nouveau) 20/04/10 12
  • 13.
    Extension de SysML: Profils ● MARTE ● Real-Time / Embedded ● Allocation ● Measurement (précisions sur les valeurs) ● UML Testing Profile (description des tests) ● SysML4Modelica ● SysML4VhdlAms ? 20/04/10 13
  • 14.
    Extension de SysML: Librairies ● Librairie standard ● SysML standard ValueType (Real, Complex) ! ● Units (à venir) Reste beaucoup à faire ! cf librairies Vhdl-Ams et Modelica 20/04/10 14
  • 15.
    Outils ● Melody™ : SysML Parametric Solver for IBM Rational Rhapsody ● ParaMagic™ : SysML Parametrics for MagicDraw ● OpenModelica MDT : ModelicaML code generator Eclipse plugins ● SysML-Companion : simulable models generator from SysML 20/04/10 15
  • 16.
    Démo SysML-Companion The SysML model Simulation trace RtaW SysML-Companion Vhdl-Ams Vhdl-Ams (as an simulator execution model) 20/04/10 16
  • 17.
    Merci pour votre attention 20/04/10 17
  • 18.
    SysML-Companion à l'usage Les planches suivantes illustrent l'utilisation de SysML-Companion lors de la conception d'un circuit électronique simple utilisant à la fois de l'analogique et du numérique. 20/04/10 18
  • 19.
  • 20.
    convertisseur numérique/analogique Le composant Son comportement 20/04/10 20
  • 21.
    Comportement du convertisseur Les lois de Kirchhoff La contrainte sur la conversion 20/04/10 21
  • 22.
    Conversion Vhdl-Ams ---------- ENTITYDECLARATION DAConvertor ------ ENTITY DAConvertor IS PORT(TERMINAL p : Electrical; TERMINAL m : Electrical; SIGNAL input : IN BIT); END ENTITY DAConvertor; ---------- ARCHITECTURE DECLARATION behav ------ ARCHITECTURE behav OF DAConvertor IS QUANTITY v_out ACROSS i_out THROUGH p TO m; BEGIN IF (input='0') USE v_out == -2.0; ELSE v_out == 2.0; END USE; BREAK ON input; END ARCHITECTURE behav; 20/04/10 22
  • 23.
    Simulation numérique Entrée (numérique) du convertisseur Tension aux bornes du convertisseur Tension aux bornes de la résistance Tension aux bornes de la bobine 20/04/10 23