1. Cours Circuits Intégrés Analogiques - 2009/2010
Basic OpAmp Design
26/02/2010
1
Polytech’Montpellier – ERII 4
M2 EEA – Systèmes Microélectroniques
Circuits Intégrés Analogiques
Chapitre III
Amplificateur Opérationnel CMOS élémentaire
Pascal Nouet – Janvier 2010
nouet@lirmm.fr
Introduction
• Amplification de tensions différentielles
– Caractéristiques de la tension d’entrée :
• tension et plage de mode commun,
• offset,
– Gain différentiel, gain de mode commun
– Réjection du bruit d’alimentation
• Fonctionnement en boucle fermée
– Système rebouclé : Stabilité, Gain élevé
• Fonctionnement en boucle ouverte (≠OPAMP)
– Gain fini, Gain de mode commun, offset
2
Introduction
Av2 1
Etage
différentiel
d’entrée
2ème étage
de gain
Etage de
sortie
AV1
+
-
Ccmp
−+
−
+
−=
−=
+=
VVv
v
VV
v
VV
in
in
mc
in
mc
2
2
invout vAV ⋅=
V+ V-
Ibias1
Vdd Vdd
Ibias2
Vout
Ibias3
Vdd
3
Plan
• Introduction
• Etage différentiel d’entrée
– Paire différentielle CMOS
– Charge active
– Gain en tension
– Polarisation et mode commun
– Choix de la source de courant
– Dimensionnement
• Amplificateur à deux étages
• Etage de sortie
4
Paire différentielle CMOS
V+ V-
Ibias
T1 T2
Id1 Id2
2
21
bias
dd
I
II ==
−+
−
+
−=
−=
+=
VVv
v
VV
v
VV
in
in
mc
in
mc
2
2
Modèle petit-signal
21
222
111
2
2
mm
in
mmd
in
mmd
gg
v
gvgi
v
gvgi
=
⋅−=⋅=
⋅=⋅=
−
+
gm2.v-gm1.v+
id2id1
Rout(Ibias)
5
Charge active par miroir de courant
V+ V-
Ibias
T1 T2
Id1 Id2
Vdd
T3 T4
Vout
Id4
Modèle petit-signal
2
3
14
444
3
1
4
2111
2
d
m
dm
gsmd
m
d
gs
d
in
mmd
i
g
ig
vgi
g
i
v
i
v
gvgi
−≅
⋅
=⋅=⇒=
−=⋅=⋅= +
rout
( ) inoutmddoutout vrgiirv ⋅⋅=−⋅= 124
gm2.v-gm1.v+
id2
id1
Vout
1/gm3
gm4.vgs4
id4
vgs4
Rout(Ibias)
6
2. Cours Circuits Intégrés Analogiques - 2009/2010
Basic OpAmp Design
26/02/2010
2
Gain en tension : calcul de rout
gm2.v-gm1.v+
ix2
Vx
1/gm3
gm4.vgs4
Vgs4
rds4
rds1
rds2
ix1ix3
44
3214
321
/1
gsm
mdsds
x
ds
x
xxxx vg
grr
v
r
v
iiii ⋅−
++
+=++=
244343
3
2
4 avec xgsmxmm
m
x
gs ivgigg
g
i
v =⋅−=⇒=−=
243214
321
/1
2
ds
x
ds
x
mdsds
x
ds
x
xxxx
r
v
r
v
grr
v
r
v
iiii +≅
++
⋅+=++=
42 // dsdsout rrr =
V+ V-
Ibias
T1 T2
Id1 Id2
Vdd
T3 T4
Vout
Id4
7 Gain en tension : influence des
dimensions
V+ V-
Ibias
T1 T2
Vdd
T3 T4
Vout
VB
VA
42
1
1
dsds
m
outm
in
out
gg
g
rg
v
v
+
=⋅=
22,1
2,1
2,1 2
eff
bias
eff
ds
m
V
I
V
I
g =⋅=
2
1
2
2
2
bias
ndsn
ds
ds
I
I
r
g λλ =≅=
2
1
4
4
4
bias
pdsp
ds
ds
I
I
r
g λλ =≅=
242
1
)(
2
effpndsds
m
in
out
Vgg
g
v
v
⋅+
=
+
=⇒
λλ
8
2
2
22
22
2
)(
22
L
W
I
Cµ
v
v
W
L
Cµ
I
V
dspn
oxn
in
out
oxn
ds
eff
⋅+
=⇒=
λλ
*
Gain en tension : prise en compte du
2nd étage de gain
V+ V-
Ibias
T1 T2
Id1 Id2
Vdd
T3 T4
Id4
pC
Z
in
e
1
=
Av2 1
42
1
dsds
out
gg
r
+
=
out
inout
out
eoutout r
pCr
r
ZrZ ≤
+
==
1
//
in
dsds
c
effpn
v
dsds
indsds
m
outm
in
out
v
C
gg
f
V
dcA
p
gg
Cgg
g
Zg
v
v
A
⋅
+
=⇒
⋅+
=⇒
+
+
⋅
+
=⋅==
πλλ 2)(
2
)(
1
1
42
2
1
42
42
1
11
9
Polarisation et Mode commun
• Tous les transistors sont saturés
• Absence de signal
V+ V-
Ibias
T1 T2
Vdd
T3 T4
Vout
VB
VA
2,1min,
min,2,1
efftnAmc
AefftnmcA
VVVV
VVVVV
++>⇒
>−−=
min,
2,1
4,3
AA
effAB
tpeffddB
VV
VVV
VVVV
>
>−
−−=
tntpeffddmc
tnmcBeffAB
VVVVV
VVVVVV
+−−<⇒
−>⇒>−
4,3
2,1
0=−=⇒== −+−+ VVvVVV inmc
10
Choix de la source de courant
• La qualité de l’amplificateur
dépend de la qualité de la source
de courant
– Courant indépendant de Vdd (influence
sur le gain en tension)
– Le courant doit être constant sur
toute la plage de MC
Grande résistance de sortie
– Source de courant saturée pour
une faible tension de sortie
(valeur minimale du Mode Commun)
V+ V-
Ibias1
Vdd
Vout
11
2
2
2)(
2
L
W
I
Cµ
v
v
dspn
oxn
in
out
⋅+
=
λλ
2,1min, efftnAmc VVVV ++>
2,1efftnmcA VVVV −−=
VA
Effet du courant de polarisation sur
le gain
12
V+ V-
Ibias1
Vdd
Vout
)(VVout
)(VVVvin −+ −=
↑1biasI
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3
0
50
100
150
200
250
300
0,00E+00 2,00E-05 4,00E-05 6,00E-05 8,00E-05 1,00E-04 1,20E-04
Effet du courant de polarisation sur
le gain
13
V+ V-
Ibias1
Vdd
Vout
in
out
v
v
)(1 AIbias
Effet de la résistance interne de la
source de courant sur le gain
14
↑outR)(VVout
)(VVVvin −+ −=
V+ V-
Ibias1
Vdd
Vout
VA
Rout
Effet de la résistance interne de la
source de courant sur le gain
15
0
50
100
150
200
250
1,00E+03 1,00E+04 1,00E+05 1,00E+06 1,00E+07
in
out
v
v
)(ΩoutR
V+ V-
Ibias1
Vdd
Vout
VA
Rout
Choix de la source de courant
• Rappel
Sensibilité à
Vdd
Résistance de
sortie
Plage de
fonctionnement
Miroir simple ±12% 673kΩ > 0,5V
indépendante de Vdd ±1,5% 533kΩ > 0,35V
indépendante de Vdd +
Cascode
±0,4% 250MΩ > 0,8V
indépendante de Vdd +
Cascode large excursion
±2,9% 16,5MΩ > 0,35V
16
Choix de la source de courant
V+ V-
Ibias
T1 T2
Vdd
T3 T4
Vout
T8
T7
Ibias
T5T6
T9
R
Ibias/10
Dimensionnement ?
Gain statique Courant Ibias
Performances dynamiques Gain du 2nd étage
17
Dimensionnement
• Exemple avec Ibias7 et Av1(dc)
• Dimensionnement de T3 et T4
– Influence sur le niveau haut du mode commun et sur
le gain du second étage compromis avec surface
V+ V-
Ibias
T1 T2
Vdd
T3 T4
Vout
T7
Ibias7
Vbias
p
n
λ
λ
2
2,12,1
2,1
2,1
1
.
.2
effoxn
ds
eff
VC
I
L
W
V ⋅=⇒⇒
µ
242
1
1
)(
2
)(
effpndsds
m
v
Vgg
g
dcA
⋅+
−=
+
−=
λλ
18
2
4,34,3
4,3
4,3
1
.
.2
effoxp
ds
eff
VC
I
L
W
V ⋅=⇒⇒
µ
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4
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
– Principe
– Dimensionnement
– Gain en basse fréquence
– Calcul du premier pôle
– Simulations
– Analyse de la réponse en fréquence
• Etage de sortie
19 Amplificateur à deux étages :
principe
V+ V-
Ibias
T1 T2
Vdd
T3 T4
Vout
T8
T7
Ibias
T5T6
T9
R
Ibias/10
T12
T13
Ibias
Vout
V- V+
20
Amplificateur à deux étages :
principe
Dimensionnement & polarisation statique
Simulation (op, dc) et étude petit signal Gain BF
Simulation (ac) stabilité
21312
12
2
outdsds
m
v
ggg
g
A
++
−=
V- V+
Ibias
T1 T2
Vdd
T3 T4
Vout
T8
T7
Ibias
T5T6
T9
R
Ibias/10
T12
T13
Ibias
Vout
p
gg
Cgg
g
A
dsds
indsds
m
v
42
242
1
1
1
1
+
+
⋅
+
−=
21
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
– Principe
– Dimensionnement
– Gain en basse fréquence
– Calcul du premier pôle
– Simulations
– Pôle dominant et slew-rate
– Analyse de la réponse en fréquence
• Etage de sortie
22
Amplificateur à deux étages :
dimensionnement
• Dimensionnement de T12 et T13
– T13 réglage du courant
de polarisation
identique T7 (Slew-Rate)
– T12 Veff et Ids imposés
– gm12 est imposé par le dimensionnement du 1er étage
V- V+
Ibias
T1 T2
Vdd
T3 T4
Vout
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
7
7
13
13
L
W
L
W
=
( )
( )7
134
12
4312
2 LW
LWI
I
VVV
ds
ds
effeffeff
⋅=
==
( )
( )
( )4
7
13
12
12
2 LW
LW
LW
L
W
⋅⋅=
23
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
– Principe
– Dimensionnement
– Gain en basse fréquence
– Calcul du premier pôle
– Simulations
– Pôle dominant et slew-rate
– Analyse de la réponse en fréquence
• Etage de sortie
24
5. Cours Circuits Intégrés Analogiques - 2009/2010
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5
Amplificateur à deux étages : gain
basse fréquence
• Calcul du gain basse fréquence de l’amplificateur
à deux étages
2
22
bias
oxnm
I
L
W
Cg ⋅⋅= µ
2
2
bias
nds
I
g λ≅
2
4
bias
pds
I
g λ≅
42
2
1
dsds
m
v
gg
g
A
+
−=
biasoxpm I
L
W
Cg ⋅⋅= µ212
biaspds Ig λ≅12
biasnds Ig λ≅13
1312
12
2
dsds
m
v
gg
g
A
+
−=
25
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
– Principe
– Dimensionnement
– Gain en basse fréquence
– Calcul du premier pôle
– Simulations
– Pôle dominant et slew-rate
– Analyse de la réponse en fréquence
• Etage de sortie
26
Amplificateur à deux étages :
calcul du 1er pôle
prise en compte des capacités…
V- V+
T1 T2
Vdd
T3 T4
Vout
T12
V- V+
T1 T2
Vdd
T3 T4
Vout
V- V+
T1 T2
Vdd
T3 T4
Vout
T12
V- V+
T1 T2
Vdd
T3 T4
Vout
T12
V- V+
T1 T2
Vdd
T3 T4
Vout
V- V+
T1 T2
Vdd
T3 T4
Vout
T12
1212
3
2
ings CC ⋅=
24, dd CC
1212 %10 ingd CC ⋅=
121212 LWCC oxpin ⋅⋅=
27
p1
1
gg
g
ggg
g
A
4ds2ds
2m
1out4ds2ds
2m
1v
τ+
⋅
+
−=
++
−=
πτ
τ
2
1
10
1
42
122
=⇒
+
≅ c
dsds
inv
f
gg
CA
Amplificateur à deux étages :
calcul du 1er pôle
• Calcul du pôle lié au premier
étage
– Calcul de la capacité qui charge
le 1er étage prise en compte
de l’effet Miller
p
C
Ag in
vout
10
12
21 ≅⇒
V- V+
Ibias
T1 T2
Vdd
T3 T4
Vout
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
V- V+
Ibias
T1 T2
Vdd
T3 T4
Vout
V- V+
Ibias
T1 T2
Vdd
T3 T4
Vout
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
28
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
– Principe
– Dimensionnement
– Gain en basse fréquence
– Calcul du premier pôle
– Simulations
– Pôle dominant et slew-rate
– Analyse de la réponse en fréquence
• Etage de sortie
29
Montage étudié
T8
T5T11
T9
R
Ibias/10
T6T10
V- V+
T1 T2
Vdd
T3 T4
T7
Ibias7
T12
T13
Ibias13
Vout
Vref
Cf
T16
Vout1
4ds2ds
1m
1v
gg
g
A
+
−≅
1312
12
2
dsds
m
v
gg
g
A
+
−≅
30
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6
31
59000
70500
57600
Réponse statique
Gain du 1er étage
Gain total
Amplificateur à deux étages : Effet
d’une résistance en sortie
• Rout = 10MΩ, 1MΩ et 100kΩ
'1312
1312
'
outdsds
outdsds
vv
ggg
ggg
AA
++
++
⋅=
32
réponse en fréquence
-40 dB/décade
-20 dB/décade
1er pôle
2ème pôle
33 Amplificateur à deux étages :
réponse en fréquence
• Diagramme de phase (AOP non compensé)
– 1er pôle : 23900 Hz
– 2ème pôle : 19,2 MHz
– Déphasage de 180° : 67,6 MHz
34
Amplificateur à deux étages :
réponse en fréquence
• Extraction des capacités pour vérification du 1er
pôle
0:m2 0:m4 0:m12
– cdtot 178.5f 188.1f
– cgs 655.3f
– cgd 83.27f
pFC
pFCAA
total
gdvv
92,19
9,18227 1222
=
=⋅⇒−=
kHzfµs
gg
C
c
dsds
total
4,24
2
1
51,6 1
42
≅=⇒=
+
=
πτ
τ
35 Amplificateur à deux étages :
réponse en fréquence
• Diagramme de gain (AOP non compensé)
– Gain statique : 59566 (95,5 dB )
– Gain unitaire : 153 MHz
– Gain pour un déphasage de 180° > 0 dB
36
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7
Amplificateur à deux étages : Effet
d’une capacité en sortie
• Effet sur le gain déplacement du 2nd pôle
Cout = 1fF, 100fF, 10pF et 1nF
out
c
out
dsds
out
C
f
C
gg
C
⋅
=⇒=
+
≅
−
−
π
τ
2
10.4
10.4
6
26
1312
2
Amplificateur à deux étages : Effet
d’une capacité en sortie
Cout = 1fF, 100fF, 10pF et 1nF
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
– Principe
– Dimensionnement
– Gain en basse fréquence
– Calcul du premier pôle
– Simulations
– Pôle dominant et slew-rate
– Analyse de la réponse en fréquence
• Etage de sortie
39 Amplificateur à deux étages :
réponse en fréquence
• Introduction d’un pôle
dominant par ajout
d’une capacité
• Cf en parallèle sur Cgd12
V- V+
T1 T2
Vdd
T3 T4
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
Cf
Vout1
40
pF5
500.2.227
10.6,3
CHz500f.n.a
f.2.A
gg
C
CACCC
gg
C
f.2
1
2
1
f
6
f1c
1c2v
4ds2ds
f
f2vtotal12gdf
4ds2ds
total
1c
1c
=
π
=⇒=
π
+
=
⋅=⇒>>
+
=
π
=τ⇒
πτ
=
−
100fF 1pF 5pF 10pF
41
fc=519Hz
Amplificateur à deux étages :
réponse en fréquence
• Autres caractéristiques dynamiques
– Produit gain-bande
– fréquence de gain unitaire
• Hypothèse 1er ordre
– Slew-rate
Rythme de variation maximum de tension en sortie
42
MHz8,31
pF5.2
V/mA1
GBWV/mA1g.n.a
C.2
g
GBW
C.2.A
gg
A
gg
g
fAAGBW
f
2m
f2v
4ds2ds
2v
4ds2ds
2m
1c2v1v
=
π
=⇒=
π
=⇒
π
+
+
==
m2
f
2m
u
C.2
g
GBWf
π
==
f
bias
max
f
C
I
dt
)C(dV
.R.S ==
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8
100fF 1pF 5pF 10pF
43
fc=519Hz
fu=33MHz
A=0dB
Amplificateur à deux étages :
Slew-Rate
• Calculer le SR de cet
amplificateur avec
Cf=5pF
• Calculer de W/L de T1 et
T2 de façon à doubler le SR sans changer fu et
Ibias
V- V+
T1 T2
Vdd
T3 T4
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
Cf
Vout1
44
µs/V20
pF5
µA100
.R.S
C
I
dt
)C(dV
.R.S
f
bias
max
f
==
==
11 T
'
T
1eff
1eff
1eff
bias2m
2m
f
2m
u
f
f
L
W
4
1
L
W
2
'V
V
'V
I.2
2
g
'g
C.
'g
f
2
C
'C =⇒=⇒==⇒
π
=⇒=⇒
Amplificateur à deux étages :
Slew-Rate
SR = 29,1 V/ s
45 Amplificateur à deux étages :
Slew-Rate
SR = 57,2 V/ s
pFC
L
W
L
W
f 5.2et23,5
4
94
2
2
1
1
=≅==
46
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
– Principe
– Dimensionnement
– Gain en basse fréquence
– Calcul du premier pôle
– Simulations
– Pôle dominant et slew-rate
– Analyse de la réponse en fréquence
• Etage de sortie
47
100fF 1pF 5pF 10pF
48
fc=519Hz
fu=33MHz
A=0dB
fu=33MHz
φ=-180°
9. Cours Circuits Intégrés Analogiques - 2009/2010
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9
gm2.vin
Vout
r1
Cc
C1
gm12.vout1 r2 C2
Vout1
Amplificateur à deux étages :
réponse en fréquence
V- V+
T1 T2
Vdd
T3 T4
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
Cf
Vout1
12
13122
13122
12421
421
////
//
gdfc
loaddd
loaddsds
gsdd
dsds
CCC
CCCC
gggr
CCCC
ggr
+⇒
++⇒
⇒
++⇒
⇒
49 50Amplificateur à deux étages :
réponse en fréquence
( )
( )
( )
12
2
2
1
12
2
112
1111
1
1
2
1
...
),(...
mc
c
outout
outoutcout
out
outm
outinoutoutoutcout
out
inm
gpC
pCC
r
vv
vvpCvpC
r
v
vg
vvfvvvpCvpC
r
v
vg
−
++
=⇒
−++=−
=⇒−++=−
gm2.vin
Vout
r1
Cc
C1
gm12.vout1 r2 C2
Vout1
gm2.vin
Vout
r1
Cc
C1
gm12.vout1 r2 C2
Vout1
( ) ( )
( )cc
cmcc
CCCCCCrrb
CrrgCCrCCra
122121
21121122
++=
++++=
2
12
21212
1
1
bpap
g
pC
rgrg
v
v m
c
mm
in
out
++
−⋅⋅
=
gm2.vin
Vout
r1
Cc
C1
gm12.vout1 r2 C2
Vout1
Amplificateur à deux étages :
réponse en fréquence
• Augmentation de Cc
– Le zéro se déplace comme le pôle dominant
• Augmentation de gm12 coût en silicium
( )
c
12m
z
21
12m
2p
c212m1
1p
C2
g
f
CC2
g
f
Crgr2
1
f
⋅π
−
=
+⋅π
=
⋅π
=
gm2.vin
Vout
r1
Cc
C1
gm12.vout1 r2 C2
Vout1
gm2.vin
Vout
r1
Cc
C1
gm12.vout1 r2 C2
Vout1
ω
+
ω
+=++
++
−⋅⋅
=
2p1p
2
2
12m
c
212m12m
in
out
p
1
p
1bpap1
bpap1
g
pC
1rgrg
v
v
51 Amplificateur à deux étages :
réponse en fréquence
gm2.vin
Vout
r1
Cc
C1
gm12.vout1 r2 C2
Vout1
• Solution : introduction d’une résistance série
– Pôles 1 et 2 sensiblement identiques
– 3ème pôle à haute fréquence
– Modification du zéro :
Le zéro peut-être placé
Compensation du 2ème pôle : C1+C2=?
Juste après la fréquence de gain unitaire
Rs
( )smc
z
RgC
f
−⋅
−
=
1212
1
π
52
Amplificateur à deux étages :
réponse en fréquence
• Amélioration de la
stabilité par ajout
d’un zéro
• Comment placer le zéro introduit par Rs+Cf pour
qu’il compense l’effet du 2nd pôle ?
V- V+
T1 T2
Vdd
T3 T4
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
Cf
Vout1
Rs
53 Amplificateur à deux étages :
Placement du zéro
• Solution 1
• 1ère étape :
– simulation ac avec Cf0 arbitraire (5pF) et Rs=0
– choix d’une marge de phase
fréquence de gain unitaire fu
mesure du gain Av(fu)
• 2ème étape :
– calcul de Cf= Cf0.Av(fu)
– positionnement du zéro à fu+20%
calcul de Rs
54
10. Cours Circuits Intégrés Analogiques - 2009/2010
Basic OpAmp Design
26/02/2010
10
55CC=5pF et RS=0
fu=10,7MHz
φ=-125°
fu=10,7MHz
AV=2,6 (8,3dB)
CC=13pF
fc=520Hz
56
fu=21MHz
AV=-0,46dB
CC=13pF et RS=0
fu=21MHz
φ=-180°
( )
Ω≈+
⋅π
=⇒
=
−⋅π
−
=
1020
g
1
Cf2
1
R
MHz12
Rg1C2
1
f
12mcz
s
s12mc
z
fc=200Hz
57
fc=200Hz
fu = 10,3 MHz
Marge de phase
73°
Fréquence pour
déphasage de 180°
77,6 MHz
Marge de gain
20,2dB
Stabilité de l’AOP Compensé
(13pF+1020Ω)
58
Amplificateur à deux étages :
Placement du zéro
• Autre solution :
– Choix de la position de la fréquence de gain unitaire :
• Ex : GBW=18MHz
– Calcul de la capacité de
compensation :
– Positionnement du zéro
• fu + 20% : 22MHz
( )
Ω≈+
⋅
=⇒=
−⋅
−
= 1820
1
2
1
22
12
1
1212 mcz
s
smc
z
gCf
RMHz
RgC
f
ππ
MHz18fu =
pF
f
g
C
u
m
f 8,8
2
2
≈=
π
59
Marge de phase
100° @ 18,4MHz
Marge de gain
23,3dB @ 282MHz
Stabilité de l’AOP Compensé
(8,8pF+1820Ω)
60
11. Cours Circuits Intégrés Analogiques - 2009/2010
Basic OpAmp Design
26/02/2010
11
Amplificateur à deux étages :
Placement du zéro
• Amélioration de la
stabilité par ajout
d’un zéro
• Le zéro introduit par T16+Cf compense le 2nd pôle
V- V+
T1 T2
Vdd
T3 T4
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
13pF
T16
Vout1
w=16µ
L=1µ
61 Stabilité de l’AOP Compensé
(13pF+T16)
Marge de phase
80°
Marge de gain
>24dB
62
fu = 25,8 MHz
Marge de phase
32°
Fréquence pour
déphasage de 180°
47,4 MHz
Marge de gain
5,68dB
Stabilité de l’AOP Compensé
(5pF ; w=30u ; l=0,8u)
63
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
• Etage de sortie
64
Ldsds
m
vL
Ggg
g
AG
++
−≅⇒
1312
12
2
Amplificateur à deux étages:
ajout d’un étage de sortie
T8
T5T11
T9
R
Ibias/10
T6T10
V- V+
T1 T2
Vdd
T3 T4
T7
Ibias7
T12
T13
Ibias13
Vout
Vbias
Cf
T16
Vout1
T14
Vout
T15
pACgg
g
A
vfdsds
m
v
242
1
1
++
−≅
1312
12
2
dsds
m
v
gg
g
A
+
−≅
Lmdsds
m
v
Gggg
g
A
+++
≅
151514
15
3
65
Plan
• Introduction
• Etage différentiel d’entrée
• Amplificateur à deux étages
• Etage de sortie
• Autres montages amplificateurs
66
