1. LES PROCESSEURS CPU : Central Processing Unit 1ere année ISBS – PROJET ARCH 2009-2010
2. Introduction Évolution des performances mémoires et processeurs Hiérarchisation des mémoires jusqu'au processeur La mémoire cache La technologie 64 bits Barrière de fréquence du processeur Pipelining Execution spéculative ou prédictive Le multicore Conclusion Plan
3. Introduction Inventé par Marcian Hoff en 1971 (ingénieur chez Intel) Cerveau de l’ordinateur Traite les informations et exécute les instructions Communication en langage binaire Qu’est ce qu’un processeur?
4. Evolution des performances mémoires et processeurs + 55% de performance par an du processeur depuis 1985 + 7% de performance mémoire TRES GRANDE DIFFERENCE 2*24200 64 bits/64bits bus 3,2 GHz 0,045 2*410000000 Core 2 TM Quad (Penryn) 2008 5 32bits/32bits bus 16 à 40 MHz 1,5 275000 80386 1985 ? 64bits/64bits bus 2,93 GHz (Core i7 940) 3,2 GHz (Core i7 965) 0,045 (2008) 0,032 (2009) 731000000 Intel Core i7 (Nehalem) 2008 4bits/4bits bus 108 KHz 2300 4004 1971 MIPS Largeur des données Fréquence de l’horloge Finesse de gravure µm Nombre de transistors Nom Date
6. Les instructions CODE OPERATION CODE OPERANDE Instructions d’opérations arithmétiques Instructions d’opérations logiques Instructions de transferts Instructions ayant rapport aux entrées et sorties
7. Les registres Registre d’instruction Registre d’état Registre PC Une petite mémoire de taille raisonnable.
8. La mémoire cache Règle des 90%-10% ou principe de localité Taux de réussite = hit rate Taux d’échec = miss rate Cache exclusif et cache inclusif Mémoire invisible.
10. La technologie 64 bits Les registres généraux voient leur capacité doubler Traiter plus rapidement des nombres plus grands Un adressage mémoire largement plus étendue Valeur théorique : 16 milliards de Go ou 16 Exaoctets Valeur réelle : 128 Go soit 0,008% du maximum
11. Barrière de fréquence du processeur Pipelines Exécution spéculative Multicore Recours et optimisation :
