Le document traite de la modélisation et de la conception d'interfaces pour des systèmes de communication à faible consommation, notamment à travers le développement de circuits adaptatifs. Il aborde les défis de détection de signaux faibles et de la conception d'amplificateurs à faible bruit et consommation. Le document présente également des détails techniques sur l'architecture des circuits, les performances des ADC et les sources de bruit en électronique.

1. Modélisation et conception flexible d’interfaceModélisation et conception flexible d’interface
AA--N pour systèmes de communication à faibleN pour systèmes de communication à faible
consommation: vers la radio intelligente verteconsommation: vers la radio intelligente verteconsommation: vers la radio intelligente verteconsommation: vers la radio intelligente verte
Jamel NEBHEN
Post-doctorant, IM2NP, Marseille, France
10 Avril 2014

2. Introduction
ADC: état de l’art
Bruit en électronique
Conception d’un LNA pour un capteur piézo-résistif
PlanPlan
Conception d’un LNA pour un capteur piézo-résistif
Conclusion
1

3. Introduction
ADC: état de l’art
Bruit en électronique
Conception d’un LNA pour un capteur piézo-résistif
PlanPlan
Conception d’un LNA pour un capteur piézo-résistif
Conclusion
2

4. Introduction (1/3)Introduction (1/3)
Architecture physique de la radio intelligente
Trois étages:
Etage radiofréquence (RF)
Etage de conversion ADC/DAC
Etage de traitement en bande de base
3[Akyildiz, Computer Networks Elsevier 2006]

5. Ce concept est très exigeant
en terme de circuits
analogiques, mixtes et RF
LNA ADC
Baseband
Processor
Data out
Introduction (2/3)Introduction (2/3)
Défi majeur de la radio intelligente détection précise des faibles
signaux sur une large gamme de fréquences
Développement de la partie frontale RF large bande et des convertisseurs
A/D sont des questions critiques
PA DAC
Baseband
Processor
Data in
4

6. Evolution de la technologie
Surface
Bande passante
Linéarité
Effets
Introduction (3/3)Introduction (3/3)
Appariement des composants et fiabilité à long terme
Bruit de scintillement
Haute tension de seuil à basse tension d'alimentation
La conception d'un ADC à hautes performances et à faible consommation
devient un défi sérieux
5

7. Introduction
ADC: état de l’art
Bruit en électronique
Conception d’un LNA pour un capteur piézo-résistif
PlanPlan
Conception d’un LNA pour un capteur piézo-résistif
Conclusion
6

8. Performances statiques
Erreur de linéarité
Erreur de biais: décalage entre la courbe de réponse idéale et la courbe réelle
Erreur de non-monotonie: un décroissement de la sortie avec un
ADC: état de l’art (1/7)ADC: état de l’art (1/7)
accroissement de l’entrée
Erreur de gain: écart entre la pente de courbe de réponse idéale et la courbe
réelle
7

9. SNR (Signal to Noise Ratio)
OSR (Over Sampling Ratio)
ENOB (Effective Number Of Bits)
( ) 6,02 1,76SNR dB N= +
( ) 1,76
6,02
SNR dB
ENOB
−
=
2.
sF
OSR
BW
=
ADC: état de l’art (2/7)ADC: état de l’art (2/7)
SFDR (Spurious Free Dynamic Range)
THD (Total Harmonic Distorsion)
SINAD (Signal to Noise ratio And Distorsion)
FoM (Figure of Merit)
( ) 10log diss
bruit harmoniques
P
SINAD dB
P +
 
=  
 
 
( / )
2 .2.
diss
ENOB
P
FoM pJ step
BW
=
( ) 10.log
harmoniques
diss
P
THD dB
P
=
1
( ) 20.log
max( , )k
a
SFDR dB
a s
=
8

10. Les ADC sont des circuits principaux dans les systèmes de communication
modernes:
• de 80 à 90 dB de SNR
• plus de 90dB de SFDR
• 10-100 MHz de bande passante
ADC: état de l’art (3/7)ADC: état de l’art (3/7)
• 10-100 MHz de bande passante
• 0,5 pJ par étape de conversion
Par exemple: ADC 16 bits, 2,2 GHz: puissance de 1 à 10 W
Consommation d'énergie très élevée!
9[Linear Technology, LTC2217]

11. 2N – 1 comparateurs
2N Résistances
ADC Flash
10V
1K
1K
3K
5V
6V
7V
Décodeur
7vers3
I7
I6
I5 C
+
-
+
-
+
-
Avantages:
Comparateurs très rapides
Taux d'échantillonnage très élevé: Max 1-2 GHz
ADC: état de l’art (4/7)ADC: état de l’art (4/7)
1K
1K
1K
1K
1K
1V
2V
3V
4V
Décodeur
7vers3
I4
I3
I2
I1
B
A
Vin
+
-
+
-
+
-
+
-
+
Taux d'échantillonnage très élevé: Max 1-2 GHz
Inconvénients:
Offset des comparateurs
Consommation
Résolution limitée: Max 5-6 bits
Demande un nombre de comparateurs qui croit
exponentiellement !
10

12. ADC à approximations successives
SAR « Successive Approximation Register »
Horloge
Logique de contrôle
Vin
ADC: état de l’art (5/7)ADC: état de l’art (5/7)
Logique de contrôle
Registre de contrôle
DAC
MSB LSB
1 0 0 1 0 1 1 0 0 1 0 1
Inconvénient: faible vitesse
Avantages: résolution moyenne
(10 bits), faible consommation
11

13. S/H x16
n n-1 n-2
Ampli résidu
Vin S/H S/HΣΣΣΣ ΣΣΣΣ x16
Ampli résidu
1 2 3
+
-
+
-
Avantages: bonne résolution avec une large bande passante
(quelques 10 MHz) et la limitation de la consommation d'énergie
Inconvénient: non idéalités de chaque bloc qui génèrent des distorsions
ADC: état de l’art (6/7)ADC: état de l’art (6/7)
ADC Pipeline
ADC
DAC
REG
REG REG
MSB LSB
4 4 4
n-2n-2n-2
n-1n-1
n
Ampli résidu
analogique
Sortie du mot numérique
ADC ADC
DAC
Ampli résidu
analogique
- -
12

14. ADC Sigma-Delta
CNA
1 bit
Filtre numérique
et Décimateur
Σ
Intégrateur
comparateur
KFe
Fe
+
-
Vout
A
D
+
-
+Vref si c=1
–Vref si c=0
Vin ∫
ΣΣΣΣ
∆∆∆∆
B C
Avantage: Haute résolution
ADC: état de l’art (7/7)ADC: état de l’art (7/7)
B
C
0 1 0 1 0 1 0 1 0 1 0 1
Vin=0
0 1 1 1 0 1 1 1 0 1 1 1
C
Vin=Vref/2
B
Avantage: Haute résolution
(14-16 bits)
Inconvénient: sur-
échantillonnage de signal
d'entrée limite la bande
passante (quelques MHz, max
10-20 MHz)
13

15. Introduction
ADC: état de l’art
Bruit en électronique
Conception d’un LNA pour un capteur piézo-résistif
PlanPlan
Conception d’un LNA pour un capteur piézo-résistif
Conclusion
14

16. Bruit en électronique (1/3)Bruit en électronique (1/3)
Tout signal est parasité par du bruit
Le bruit est un signal aléatoire, souvent d’origine thermique, qui définit le
seuil de détection de tout récepteur
On peut définir le bruit en terme de densité spectrale …
Densité spectrale de puissance
(W/Hz ou dBW/Hz)
15
(W/Hz ou dBW/Hz)
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affiché, vous devrez peut-être supprimer l'image avant de la réinsérer.
Seuil de bruit
Signal
détectable
Signal non
détectable
Fréquence
n0
df
Puissance du bruit : 0b
f
P n df= ∫

17. • Bruit thermique : bruit « à vide » d’une résistance.
Lié à l’agitation thermique. Bruit gaussien
• Bruit de grenaille : lié au passage des électrons à
travers une résistance, une jonction PN
4. .T.R.bruitV k B=
2. . .bruitI q I B=
Il existe de nombreuses sources de bruit. Les principales sont :
Bruit en électronique (2/3)Bruit en électronique (2/3)
• Bruit rose ou en 1/f ou de scintillement : lié aux
défauts des dispositifs électroniques
-k: Constante de Boltzmann -R: Resistance
-T: Temperature en Kelvin -K: Coefficient de bruit en 1/f
-q: Charge élementaire d’un electron -B: Bande passante utile
-α et β: Coefficients (entre 0.8 et 1.3)
bruit
I
S K
f
=
α
β
16
• Autres sources de bruit : naturels (rayons cosmiques, aurores boréales)
ou humaines (50 Hz secteur)

18. Facteur de bruit ou Noise Figure (NF)
Circuit actif
NF
Nin Nout
( ) ( ) ( )dBNdBmNdBNF
N
N
NF inout
in
out
−=⇒=
Bruit en électronique (3/3)Bruit en électronique (3/3)
Système en cascade
111 −−− NFNFNFN
17
1e élément 2e élément Ne élément
G1
NF1
G2
NF2
GN
NFN NoutNin
12121
3
1
2
1
...
1
...
11
−
−
++
−
+
−
+==
N
N
in
out
GGG
NF
GG
NF
G
NF
NF
N
N
NF
Rapport signal à bruit (SNR) ( ) 10.log s
b
P
SNR dB
P
 
=  
 
Les exigences en terme de SNR pour des communications analogiques sont
très strictes

19. Introduction
ADC: état de l’art
Bruit en électronique
Conception d’un LNA pour un capteur piézo-résistif
PlanPlan
Conception d’un LNA pour un capteur piézo-résistif
Conclusion
18

20. Microphone A Détection par jauge M&NEMS
Cadre : Programme ANR, édition 2011
Composition du consortium :
CEA-Léti, IM2NP, LVA-INSA de Lyon, Neurelec
Objectif du projet : Réalisation d’un capteur microphone MEMS, basé sur un
Conception d’un LNA (1/15)Conception d’un LNA (1/15)
concept innovant et une technologie de type microélectronique avancée
utilisant des nano-fils silicium
Capteur microphone MEMS planaire à détection piézo-résisitive par nanofil Si
ASIC très bas bruit/consommation pour la détection piézo-résistive
Démonstrateur microphone (MEMS avec ASIC dans un packaging adapté)
intégrable dans un produit de type implant cochléaire
19

21. Conception de l’électronique associée
Objectifs :
Conception système
d’une carte et d’un ASIC
bas bruit et basse
consommation
Conception d’un LNA (2/15)Conception d’un LNA (2/15)
ADC
Mircro
PCB + FPGA ASIC
PC
Task 2.3.1 & 2.3.2
Task 4.2
AMP
S-LINK
and/or
! -P
Accelerometer
20

22. Architecture du capteur intelligent
Data converter resolution & band
pass :
OreilleOreille humainehumaine::
- Dynamic range 100 dB
- Fréquence: 20 Hz to 20 kHz
Conception d’un LNA (3/15)Conception d’un LNA (3/15)
Signal numérique à la sortie du capteur piézo-résistif
Data
converterA
Bias
Read out circuitCapteur piézo-réistif
Sigma Delta réalise la
résolution réquise
21

23. Le bruit thermique associé aux porteurs du canal
Le bruit en 1/f lié aux électrons piégés entre l’oxyde et le semi-conducteur
2 8. .
3.
eq
m
k T
i
g
=
Bruit d’un transistor CMOS en régime saturé
Conception d’un LNA (4/15)Conception d’un LNA (4/15)
Avec:
-Cox: Capacité d’oxyde
-µ: Mobilité surfacique
-W: Longueur du canal
-L: Largeur du canal
-KF: 1/f noise coefficient
-K: Constante de Boltzmann
-T: temperature
2 .m ox D
W
g µC I
L
=
2
2
1
.
. .
F
eq
ox
K
v
C W L f
=
2
eqv
W/L
2
eqi
22

24. Appariement entre les composantes qui génère une tension de
décalage:
- Variations du processus de fabrication
- Erreurs de lithographie
Des dérives qui génèrent le bruit en 1/f:
- Variation de la température
Conception d’un LNA (5/15)Conception d’un LNA (5/15)
- Variation de la température
- Vieillissement
Pour diminuer le bruit:
-Assurer un bon appariement entre les composants
-Augmenter la transconductance des transistors
-Utiliser une technique de minimisation de bruit
Technique Chopper
23

25. Conception d’un LNA (6/15)Conception d’un LNA (6/15)
La technique Chopper est bien adaptée pour le traitement des signaux
qui sont continus dans le temps
Eliminer le bruit en 1/f et la tension de décalage
Réduire la distorsion harmonique d’intermodulation de deuxième ordre
du modulateur
Le signal est transposé, amplifié, ramené en bande de base et filtré
Le signal existe d’une façon continue
24[C. C. Enz, Proceedings of the IEEE 1996]

26. Conception d’un LNA (7/15)Conception d’un LNA (7/15)
Circuit de préamplificateur + polarisation
[Nebhen, DTIS 2013] 25
CT-ΣΔM
R1=R2=R3=R4=4KΩ
M&NEMS sensor

27. Gain en boucle ouverte:
Produit gain-bande passante:
2 7
2 4 6 7
.out m m
vo
ip in ds ds ds ds
V g g
A
V V g g g g
= =
− + +
Conception d’un LNA (8/15)Conception d’un LNA (8/15)
Vin
Vip
Vout
+
−
Densité spectrale du bruit:
2
2
m
c
g
GBW
Cπ
=
( , , )mNoise f W L g=
26
( )
2
3
1 32 2
1 1 1 3 3 1
16 2
3
N mP
m m
m ox m
K gKKT
g g
g C f W L W L g
 
+ + + 
 

28. Courbes de Gain et de Phase Bruit de l’AI
Conception d’un LNA (9/15)Conception d’un LNA (9/15)
Gain=62 dB et Phase=70° HzBruit=6 nV/
[Nebhen, DTIS 2013] 27

29. Circuit de l’ADC Sigma-Delta:
Sensor
input
Sampling
clock
Output
Conception d’un LNA (10/15)Conception d’un LNA (10/15)
FIR
Decimator
filter
input
Output
Implementation technology
• CMOS 65 nm
• 2.5 V Supply
28
FIR
[Nebhen, IEEE Sensos 2013]

30. Conception d’un LNA (11/15)Conception d’un LNA (11/15)
OTA-Miller totalement differentiel + circuit de contre réaction (CMFB)
Courbes de Gain et de Phase
+
+
−
−
29[Nebhen, DTIP 2014]
Gain=70 dB Phase=63°

31. Conception d’un ASIC faible bruit et faible tension d'alimentation en technologie
CMOS ST 65nm
Simulation niveau système: VHDL® et MATLAB®
Simulation niveau transistor sous le logiciel CADENCE® VIRTUOSO®
Dessin des masques de l’ASIC
Conception d’un LNA (12/15)Conception d’un LNA (12/15)
Dessin des masques de l’ASIC
30[Nebhen, DTIP 2014] [Nebhen, ICECS 2013]
[Nebhen, IEEE SENSORS 2013]
Technology: CMOS 65 nm
Alimentation: VDD = 2.5 V
Area: 1mm x 1mm
Package: TQFP64

32. Schéma bloc de la carte de test
Conception d’un LNA (13/15)Conception d’un LNA (13/15)
31

33. Bruit de l’ADC Bruit de l’amplificateur
Conception d’un LNA (14/15)Conception d’un LNA (14/15)
SNR = 92.5 dB
Résolution > 15 bits Hz
Bruit de l’amplificateur
• PSD = 8 nV/
[Nebhen, IEEE SENSORS 2013] 32

34. Ce travail 1 2 3 4
Process
(nm)
ST 65 65 65 65 65
Supply (V) 2.5 1.2 0.9 0.5 1
fs (MHz) 3.072 12 0.25 0.5 3.072
BW
20Hz- 20Hz-
500Hz 500Hz 24kHz
Mesure de SNR et de SNDR Comparaison avec l’état de l’art
Conception d’un LNA (15/15)Conception d’un LNA (15/15)
BW
20Hz-
20kHz
20Hz-
2kHz
500Hz 500Hz 24kHz
SNR (dB) 92.5 77 80 75 88
SNDR (dB) 91 74 76 65 92
DR (dB) 93.5 95 68 72 93
THD (dB) 83 82 80 - -
OSR 120 300 250 500 64
Power
(mW)
0.3 2.2 2.1 0.25 0.25
1- [Dorrer, ESSCIRC 2006]
2- [Yeknami, IEEE Transaction Cir. Syst 2013]
3- [Liu, VLSI Design 2013]
4- [Luo, IEEE JSSC 2013]
[Nebhen, IEEE SENSORS 2013]
SNR = 92.5 dB
SNDR = 91 dB
DR = 93.5 dB
33

35. Introduction
ADC: état de l’art
Bruit en électronique
PlanPlan
Conception d’un LNA pour un capteur piézo-résistif
Conclusion
34

36. Réduire le bruit de la partie RF:
Conception faible bruit
Utilisation des techniques de minimisation de bruit
Réduire la consommation des fonctions analogiques :
ConclusionConclusion
Réduire la consommation des fonctions analogiques :
Conception basse consommation
Gestion dynamique de la consommation des fonctions analogiques
35