Série d'exercices N°1-4tech-Logique combinatoire-Correction2014-2015.pdf

1. Laboratoire génie électrique 4Stech Correction de la série N°1 Logique combinatoire Page 1/8
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Exercice N°1 :
1°) S = a  b ; R = a.b
2°) C’est un demi additionneur (Half adder)
Exercice N°2 :
1°/
2-1°/
2-2°/
Exercice N°3 :
b
a
½ Add
Rout
rin S
½ Add
Schéma d’un additionneur complet ( Full adder)
Report 1 1
1 1 1 0
+ 1 0 1 1
Résultat 1 1 0 0 1
+
0
1
1
0
+
1
1
0
1
+
1
0
0
1
+
1
1
1
1
A= (1001)2 ; B= ( 0101)2 ;
S= (1110)2
S
R
1
2
3
U1:A
74HC386
1
2
3
U2:A
7408
A1
B1
R1
10k
R2
10k
A
B
R3
220
R4
220
a
b
a

2. Laboratoire génie électrique 4Stech Correction de la série N°1 Logique combinatoire Page 2/8
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Exercice N°4 :
A = 11001(2) et B = 11110(2)
1°)
2°)
Exercice N°5- Etude d’un additionneur BCD :
2°) Schéma du montage
1°) Equation de X.
X = S4 + S3.(S2+S1)
Soit X une sortie logique qui occupera le niveau haut seulement quand la somme est supérieure à 1001
S4 S3 S2 S1 S0
10 0 1 0 1 0
11 0 1 0 1 1
12 0 1 1 0 0
13 0 1 1 0 1
14 0 1 1 1 0
15 0 1 1 1 1
16 1 0 0 0 0
17 1 0 0 0 1
18 1 0 0 1 0
Additionneur
de la
correction
Σ0
Σ2
Σ3 Σ1
C0 : report fourni par l’additionneur
du rang inférieur
Additionneur
parallèle de 4 bits
(ex : CI 7483)
B0
B2
B3 B1
A0
A2
A3 A1
S0
S2
S3 S1
C4
S4
Somme BCD
Représentation codée BCD
Représentation codée BCD
Additionneur
parallèle de 4 bits
(ex : CI 7483)
X
Report appliqué
à l’additionneur
BCD suivant
1 1 1 1 0
+
1 1 0 0 1
=1 1 0 1 1 1
+5V  +
5
V
S1
S2
S3
S4
S6
S5
A1
10
S1
9
A2
8
S2
6
A3
3
S3
2
A4
1
S4
15
B1
11
B2
7
B3
4
B4
16
C0
13
C4
14
U1
7483
A1
10
S1
9
A2
8
S2
6
A3
3
S3
2
A4
1
S4
15
B1
11
B2
7
B3
4
B4
16
C0
13
C4
14
U1
7483
0V
0V
5V

3. Laboratoire génie électrique 4Stech Correction de la série N°1 Logique combinatoire Page 3/8
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Exercice N°6 :
A= (1001)BCD ; B= ( 0101)BCD ;
S= ( 0001 0100)BCD
Exercice N°7 : Addition BCD de trois digits
A = 286 et B = 973
Exercice N°8 :
1- Table de vérité 2- Equations logiques de S1, S2 et S3
b1 b0 a1 a0 S1 S2 S3
0 0 0 0 1 0 0
0 0 0 1 0 1 0
0 0 1 0 0 1 0
0 0 1 1 0 1 0
0 1 0 0 0 0 1
0 1 0 1 1 0 0
0 1 1 0 0 1 0
0 1 1 1 0 1 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 1 0 0
1 0 1 1 0 1 0
1 1 0 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 1 0 0
b1b0
a1a0
00 01 11 10
00 1 0 0 0
01 0 1 0 0
11 0 0 1 0
10 0 0 0 1
b1b0
a1a0
00 01 11 10
00 0 0 0 0
01 1 0 0 0
11 1 1 0 1
10 1 1 0 0
S1 = + + +
0
1
0
.
.
. b
b
a
1
a 0
1
0
.
.
. b
b
a
1
a 0
1
0
.
.
. b
b
a
1
a 0
1
0
.
.
. b
b
a
1
a
S2= 1
.b
1
a + +
0
1
0
.
. b
b
a 0
0
.
. b
a
1
a
b1b0
a1a0
00 01 11 10
00 0 1 1 1
01 0 0 1 1
11 0 0 0 0
10 0 0 1 0
S3= 1
.b
1
a + +
0
0
.
. b
a
1
a 0
1
0
.
. b
b
a
A1
15
S1
13
A2
1
S2
12
A3
3
S3
11
A4
5
S4
10
B1
14
B2
2
B3
4
B4
6
CI
7
CO
9
U1
4560
A1
15
S1
13
A2
1
S2
12
A3
3
S3
11
A4
5
S4
10
B1
14
B2
2
B3
4
B4
6
CI
7
CO
9
U2
4560
A1
15
S1
13
A2
1
S2
12
A3
3
S3
11
A4
5
S4
10
B1
14
B2
2
B3
4
B4
6
CI
7
CO
9
U3
4560
0
1
0
1
1
0
1
1
0
0
1
0
0
1
3
1
0
1
0
1
0
1
1
0
0
0
1
1
1
1
0
0
1
0
0
0
1
0
0
1
0
0
1

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3°)
Exercice N°9 :
Exercice N°10 :
1°)
2°) La référence du circuit est le 7485
a) F= (A0 B0). (A1 B1). (A2 B2). (A3 B3)
b) F= 1 lorsque A=B
0
A0
0
B0
0
A1
0
B1
0
A2
0
B2
0
A3
0
B3
F
9
10
11
12
13
14
15
16
8
7
6
5
4
3
2
1
7485
+5V
0V
A B
Entrées
cascadables
sorties
A<B A=B A>B A<B A=B A>B
1100 0111 0 1 0 0 0 1
1100 1111 0 0 0 1 0 0
1100 1100 0 1 0 0 1 0
1100 1100 0 0 0 1 0 1
1100 0100 1 0 0 0 0 1
1101 1101 1 0 0 1 0 0
A0
10
A1
12
A2
13
A3
15
B0
9
B1
11
B2
14
B3
1
A<B
2
QA<B
7
A=B
3
QA=B
6
A>B
4
QA>B
5
U1
7485
a0
a1
b0
b1
+5V
0V
S1 S2 S3

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Exercice N°11 :
fs = fs2+fe2.fs1 ; fi = fi2+fe2.fi1 ; fe = fe2.fe1
Exercice N°12 :
+5V
0V
A0
10
A1
12
A2
13
A3
15
B0
9
B1
11
B2
14
B3
1
A<B
2
QA<B
7
A=B
3
QA=B
6
A>B
4
QA>B
5
U1
7485
a0
A0
10
A1
12
A2
13
A3
15
B0
9
B1
11
B2
14
B3
1
A<B
2
QA<B
7
A=B
3
QA=B
6
A>B
4
QA>B
5
U1
7485
a1
a2
a3
X
+5V
0V
A2
Comparateur
1bit
fi2
B2
fe2
fs2
A1
Comparateur
1bit
fi1
B1
fe1
fs1
fs
fe
fi

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Exercice N°13 :
1°) Tables de vérités relatives au circuit suivant :
2°) la fonction réalisée par ce circuit : un multiplexeur 4 vers1.
Exercice N°14 :
Chronogrammes de A, B et S.
Exercice N°15 :
Table de vérité et équation logique de la sortie S :
Exercice N°16 :
Fonction NAND à deux entrées à l’aide d’un multiplexeur 4 vers 1
de référence 74153
I1
I0
I3
I2
MUX
S
Z1
I1
I0
I1
I0
MUX
S
Z0
I1
I0
MUX
S
Z
S0 S1
S0 Z0
0 I0
1 I1
S1 S0 Z0 Z1 Z
0 0 I0 I2 I0
0 1 I1 I3 I1
1 0 I0 I2 I2
1 1 I1 I3 I3
On désire réaliser une fonction logique S à trois variables en utilisant
un multiplexeur 8 vers 1 « 74151 »
c b a S
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
b a S
0 0 1
0 1 1
1 0 1
1 1 0
Compteur
modulo 4
CLK
EN
74153
MUX
1Y
2Y
1C0
1G
A
B
0
1
0
G
3
1C1
1C2
1C3
0
1
2
3
2C0
2G
2C1
2C2
2C3
+Vcc
S
CLK
A
S
B
t
t
t
t
ba
c 00 01 11 10
0 0 1 1 1
1 1 1 0 1
a
b.
b
c.
.a
c
S 



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Exercice N°17 :
Exercice N°18 :
1°)
2°) Fonction réalisée : Démultiplexeur 1 vers 16.
(3)
74138
(1)
(2)
DMUX
A
B
(15) Y0
(14) Y1
(13) Y2
(12) Y3
0
1
2
3
0
2
0
G
7
(5)
(6)
(4)
G1
G2A
G2B
C

(11) Y4
(10) Y5
(9) Y6
(7) Y7
4
5
6
7
+Vcc
Entrées
Sortie active
A3 A2 A1 A0
0 0 0 0 Y0
0 0 0 1 Y1
0 0 1 0 Y2
0 0 1 1 Y3
0 1 0 0 Y4
0 1 0 1 Y5
0 1 1 0 Y6
0 1 1 1 Y7
1 0 0 0 Y8
1 0 0 1 Y9
1 0 1 0 Y10
1 0 1 1 Y11
1 1 0 0 Y12
1 1 0 1 Y13
1 1 1 0 Y14
1 1 1 1 Y15
A
t
B
t
Y1
t
Y2
t
Y3
t
Y4
t
Y5
t
Y6
t
Y7
t
G2A
t
Y0
t
C
t

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Exercice N°19 :
1-
2 – Si (S3 S2 S1 S0) = (1 0 0 1) ; et M=1 écrire l’équation de F0 en fonction de A0 et B0 avec des
opérateurs NAND à deux entrées.
=
F0 = (A0 / B0) / (A0 / A0) / (B0 / B0)
Entrée de
sélection
S3S2 S1 S0
M Cn
A
A3A2A1A0
B
B3B2B1B0
Opération réalisée
F
F3F2F1F0
1 0 0 0 0 1 1 1 0 1 1 1 0 0 F = A + A et B 1 0 0 1
0 0 0 1 1 X 1 1 0 1 1 0 0 1 F = non (A ou B) 0 0 1 0
0 1 0 1 1 X 1 0 0 1 0 1 1 0 F = non B 1 0 0 1
0 1 1 0 1 X 1 0 0 1 0 1 0 1 F = A xor B 1 1 0 0
1 1 0 1 0 1 0 1 0 1 1 0 0 1 F = (A ou B) + A 0 0 1 0
0 1 1 1 0 1 1 1 0 1 1 0 1 1 F = (A et (non B)) - 1 0 0 1 1
0 1 0 0 1 X 0 1 0 1 1 0 0 1 F = non (A et B) 1 1 1 0
1 0 1 1 1 X 1 1 0 0 1 0 0 1 F = A et B 1 0 0 0
1 1 1 1 0 0 1 1 0 0 1 0 0 1 F = A 1 1 0 0
B0
A0
B0
A0 


B0
A0
F0 
