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Un décalage vers la droite signifie que suite au front significatif sur l’horloge :Qi (n+1) = Qi-1 (n)Donner les équations...
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Exos de logique séquentielle

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Exos de logique séquentielle

  1. 1. Recueil dexercices de logique séquentielleLes bascules:1/ : Bascule JK→ Bascule D. Expliquez comment on peut modifier une bascule JK pour obtenir une bascule D.2/ Etude d’un circuit D Q H Q SortieA l’aide d’un chronogramme, trouver quelle fonction réalise ce montage ?3/ ApplicationOn veut que l’alarme se déclenche seulement si le signal A passe à 1 avant B. Où faut-il placer A et B ? ? J Q Alarme A ? H B K Q4/ Les bascules1- Tracer les chronogrammes du schéma suivant avec des bascules actives sur front montant et à t=0 Q1=Q2=0. Donner la fonction du montage. =1 D Q1 J Q2 1 H H Q1 K H1ere Année Apprentissage Logique câbléeRecueil dexercices de logique séquentielle 1/5
  2. 2. U15/ Anti rebond VB InitAnalysons le circuit ci-dessous. & VCC RAQuel est le rôle des deux résistors RA et RB ?Quelle est la fonction réalisée par les portesU1 et U2 ? RBCompléter les chronogrammes ci-dessous. & VA U2 VB 1 0 t VA 1 0 t Init 1 0 t / Init 1 0 tConclure sur le rôle des portes U1 et U2.COMPTEURS-DECOMPTEUR1/ Compteur asynchroneRéaliser un compteur asynchrone modulo 4 (0, 1, 2, 3, 0, 1, 2, 3) avec des bascules D.2/ Décompteur asynchroneRéaliser un compteur asynchrone modulo 4 (0, 1, 2, 3, 0, 1, 2, 3) avec des bascules D front montant.3/ Compteur asynchroneRéaliser un compteur asynchrone modulo 3 (1, 2, 3, 1,2,..) avec des bascules D.4/ Décompteur asynchroneRéaliser un décompteur asynchrone modulo 4 (3,2,1,0,3,2,1,0,..) avec des bascules D.4 bis/ Décompteur asynchroneQuelle modification apporter dans l’exercice Compt4 si les bascules sont des bascules JK ?1ere Année Apprentissage Logique câbléeRecueil dexercices de logique séquentielle 2/5
  3. 3. 5/ Synthèse de compteur 1 : Réaliser la synthèse d’un compteur avec bascules JK sur front montant qui réalise la séquence 0→ 1→ 2→ 3→ 5→ 76/ Compteur-Décompteur On souhaite réaliser un circuit compteur décompteur à cycle complet, permettant decompter ou de décompter en binaire pur de 0 à 7. Pour commander le comptage, ou ledécomptage, on utilise un signal D//U qui sera au 0 logique pour compter, et au 1 logiquepour décompter. De plus, on dispose de bascules JK commandée sur front montant.7/ Synthèse de compteurs modulo 5 1- Réaliser la synthèse d’un compteur synchrone modulo 5 avec bascules D sur frontmontant 2 - A partir du chronogramme des sorties des bascules et du signal d’horloge H, déterminer un signal dont la fréquence est égale à celle du signal H divisée par 5.8/ Diviseur de fréquence par 16 puis par 10 1 - On vous demande de générer une horloge symétrique de 100 Hz. Vous disposez pour cela d’une fréquence d’horloge de 1600 Hz et de 6 bascules JK front montant. Il vous faut donc réaliser une division par 16 de la fréquence. Proposer un schéma simple en expliquant votre démarche. 2 - Vous disposez toujours de la même horloge et des mêmes bascules. On a maintenant besoin d’une horloge symétrique de fréquence de 160 Hz. Vous devez donc construire un diviseur de fréquence par 10. Proposez une solution et la réaliser.9/ Compteur-Comparateur1/ A l’aide de compteurs/décompteurs 191 créer un compteur binaire naturel 8 bits.2/ A l’aide de comparateurs 85 créer un comparateur 8 bits.3/ En utilisant les deux montages précédents, créer un montage qui permette, suite à l’actiond’une commande /Init, de compter à partir de zéro tant que la valeur (8 bits) en sortie ducompteur est inférieure à la consigne sur le comparateur. Une fois les deux valeurs égales, lecompteur est inhibé et seule une nouvelle action sur /Init peut relancer un cycle.Ecrire le schéma de réalisation complet.1ere Année Apprentissage Logique câbléeRecueil dexercices de logique séquentielle 3/5
  4. 4. /Init ConsigneSortie compteur Les Registres: 1/ Buffer 3bits Faire le schéma de réalisation d’un registre 3 bits à entrée parallèle sortie parallèle à base de bascules D actives sur front montant. 2/ Registre à décalage 3 bits Faire le schéma de réalisation d’un registre 3 bits à entrée série sortie série et parallèle à base de bascules D actives sur front montant. 3/ Synthèse d’un registre à décalage On se propose de bâtir un registre à décalage 3 bits à base de bascules D actives sur front montant répondant au cahier des charges suivant. LD/ SH est une entrée synchrone de ce registre. . LD/ SH Sorties 0 Décalage vers la droite 1 Chargement parallèle Soit M le mot de 3 bits en entrée parallèle. Soit Q le mot de 3 bits en sortie. Soit Es l’entrée série Un chargement parallèle signifie que suite au front significatif sur l’horloge Qi = Mi 1ere Année Apprentissage Logique câblée Recueil dexercices de logique séquentielle 4/5
  5. 5. Un décalage vers la droite signifie que suite au front significatif sur l’horloge :Qi (n+1) = Qi-1 (n)Donner les équations de chaque entrée des bascules notées D0,D1,D2Proposer un schéma de réalisation.4/ Réalisation d’un sérialiseur/désérialiseur Pour transmettre de l’information entre deux systèmes informatisés on utilise laplupart du temps la transmission série. Dans ce type de transmission, les bits du mot sonttransmis les uns à la suite des autres au rythme d’une horloge. Dans le système informatisé lesinformations circulent en parallèle (tous les bits du mot sont transmis en même temps), il seradonc nécessaire de faire une transformation parallèle/série (sérialisation) à l’émission etsérie/parallèle (désérialisation) à la réception. On se propose de faire cette opération sur 8 bits,le bit de poids faible étant transmis en premier.1/ Etude du désérialiseurA l’aide de bascules D, faire le schéma de réalisation de cette fonction.2/ Etude du sérialiseurOn désire réaliser cette fonction à l’aide d’un MUX et d ‘un compteur. Donner lescaractéristiques de ces composants.Faire le schéma de réalisation de cette fonction, le compteur sera à base de bascules JK3/ Génération et vérification d’un bit de parité.On utilise le bit de parité paire comme code détecteur d ‘erreur. Les données sont sur 7 bits etle bit de parité occupera la position B7.Déterminer le bloc de logique combinatoire permettant de générer ce bit de parité àl’émission.Lors de la réception, le bit de parité est recalculé et comparé à celui reçu. Si ils diffèrent, unindicateur booléen prendra la valeur vrai.Donner le schéma de réalisation.1ere Année Apprentissage Logique câbléeRecueil dexercices de logique séquentielle 5/5

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